インテルのみ表示可能 — GUID: nik1412546873708
Ixiasoft
インテルのみ表示可能 — GUID: nik1412546873708
Ixiasoft
5.2. リビジョンのデザインフローによるCvP 初期化モードのデザイン手順について
リビジョンのデザインフローによるCvP 初期化モードでは、単一のペリフェラル・イメージで動作するリコンフィグレーション可能なコアイメージを作成できます。コアイメージはホストメモリーに保存されます。PCI Express リンクを使用してコアイメージをFPGA にダウンロードします。リビジョンのデザインフローを使用すると、最初のダウンロード後にコアイメージを変更して、コアロジックの代替バージョンを実行できます。
このモードは、CvP 設定のCore initialization and update を選択することにより、Quartus Prime ソフトウェアで指定します。FPGA が完全にプログラムされると、FPGA はユーザーモードに入ります。ユーザーモードでは、元の静的コアイメージを再プログラムすることができます。CvP 初期化モードを選択する典型的な理由は次のとおりです。
- FPGA プログラミング時間がPCIe 初期電源投入要件の制限を超えた場合、プラグインカードのPCIe 初期電源投入要件を満たす
- コアイメージを外部ホストメモリーに保存することでコストを低減する
- 暗号化を使用してコアイメージへの不正アクセスを防止する
- 以下の理由により、コアロジックを変更する。
- さまざまなタスクのためにコアロジックをカスタマイズする
- コアロジックの定期的なメンテナンスの定期的なリビジョンを提供する
同じペリフェラルI/O 用に複数のバージョンのコアロジックを作成する予定の場合は、新しいコアイメージは以前のペリフェラル・イメージで動作しない可能性があります。CvP Revision Design Flow を使用して、同じペリフェラル・イメージに接続するリコンフィグレーション可能なイメージを作成できます。