V シリーズFPGA デバイスにおけるCvP (プロトコル経由コンフィグレーション) 実装ユーザーガイド

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ID 683889
日付 10/31/2016
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ドキュメント目次
ドキュメント目次 x
1. 概要 2. CvP を使用したFPGA コンフィグレーション 3. CvP トポロジー 4. デザインの検討事項 5. CvP デザイン例 6. CvP ドライバーとレジスター 7. 追加情報
1. 概要 x
1.1. CvP を使用するメリット 1.2. CvP システム 1.3. CvP モード 1.4. CvP リビジョンのデザインフロー 1.5. CvP トポロジー 1.6. PCI Express に関する追加情報
2. CvP を使用したFPGA コンフィグレーション x
2.1. CvP コンフィグレーション・イメージ 2.2. CvP モード 2.3. CvP 初期化の代案：自律HIP モード 2.4. CvP の圧縮と暗号化機能 2.5. コアイメージの更新 2.6. CvP ピン
2.2. CvP モード x
2.2.1. CvP 初期化モード 2.2.2. CvP 更新モード
2.4. CvP の圧縮と暗号化機能 x
2.4.1. データ圧縮 2.4.2. データ暗号化
3. CvP トポロジー x
3.1. シングル・エンドポイント 3.2. 複数のエンドポイント 3.3. ミックスチェーン
3.3. ミックスチェーン x
3.3.1. 異なるコンフィグレーション・ファイルを使用したスレーブFPGA のコンフィグレーション 3.3.2. 単一のコンフィグレーション・ファイルを使用したスレーブFPGA のコンフィグレーション
4. デザインの検討事項 x
4.1. CvP リビジョンのデザインフロー用デザインの準備 4.2. オープンシステム用CvP のデザイン 4.3. クローズドシステム用CvP のデザイン 4.4. トランシーバー・リコンフィグレーション・コントローラーを含むCvP デザインのクロック接続
4.2. オープンシステム用CvP のデザイン x
4.2.1. FPGA 電源ランプ時間要件 4.2.2. PCIe ウェイクアップ時間要件
4.2.2. PCIe ウェイクアップ時間要件 x
4.2.2.1. CvP 初期化モードのPCIe ウェイクアップ時間要件 4.2.2.2. CvP 更新モードのPCIe ウェイクアップ時間要件
4.2.2.2. CvP 更新モードのPCIe ウェイクアップ時間要件 x
4.2.2.2.1. 推奨されるコンフィグレーション方法 4.2.2.2.2. PCIe ウェイクアップ時間要件の推定
5. CvP デザイン例 x
5.1. CvP 初期化モードのデザイン手順について 5.2. リビジョンのデザインフローによるCvP 初期化モードのデザイン手順について 5.3. CvP 更新モードのデザイン手順について 5.4. ハードウェアの立ち上げ 5.5. CvP デバッグ・チェックリスト 5.6. 既知の問題と解決策
5.1. CvP 初期化モードのデザイン手順について x
5.1.1. 高性能リファレンス・デザインのダウンロードと生成 5.1.2. CvP 初期化モード用CvP パラメーターの設定 5.1.3. CvP 初期化モードのデザインのコンパイル 5.1.4. CvP 初期化デザインモード向けSOF ファイルの分割
5.2. リビジョンのデザインフローによるCvP 初期化モードのデザイン手順について x
5.2.1. 高性能リファレンス・デザインのダウンロードと生成 5.2.2. トランシーバー・リコンフィグレーション・コントローラーIP コアの既知の問題の回避策 5.2.3. リコンフィグレーション可能なコア領域の代替user_led.v ファイルの作成 5.2.4. CvP 初期化モード用CvP パラメーターの設定 5.2.5. CvP リビジョンのデザインフローを使用したコアロジック領域のCvP リビジョンの作成 5.2.6. CvP リビジョンのデザインフローにおけるBase とcvp_app の両方のリビジョンのコンパイル 5.2.7. CvP リビジョンのデザインフローによるCvP 初期化モードのSOF ファイルの分割
5.3. CvP 更新モードのデザイン手順について x
5.3.1. 高性能リファレンス・デザインのダウンロードと生成 5.3.2. トランシーバー・リコンフィグレーション・コントローラーIP コアの既知の問題の回避策 5.3.3. リコンフィグレーション可能なコア領域の代替user_led.v ファイルの作成 5.3.4. CvP 更新モード用CvP パラメーターの設定 5.3.5. CvP リビジョンのデザインフローを使用したコアロジック領域のCvP リビジョンの作成 5.3.6. CvP 更新モードのデザインのコンパイル 5.3.7. CvP 更新デザインモード向けSOF ファイルの分割 5.3.8. CvP リビジョンのデザインフローによるCvP 更新モードのSOF ファイルの分割
5.4. ハードウェアの立ち上げ x
5.4.1. Windows システムへのJungo WinDriver のインストール 5.4.2. Linux システムへのJungo WinDriver のインストール 5.4.3. Stratix V 開発キットのActive Serial x4 Flash 用のMSEL の変更 5.4.4. CvP イメージのプログラミングとリンクの検証
5.6. 既知の問題と解決策 x
5.6.1. CvP 初期化モードにおけるMSI-X の使用
6. CvP ドライバーとレジスター x
6.1. CvP ドライバーのサポート 6.2. CvP ドライバーのフロー 6.3. CvP のVSEC レジスター
6.3. CvP のVSEC レジスター x
6.3.1. アルテラ定義のVendor Specific Capability Header レジスター 6.3.2. アルテラ定義のVendor Specific Header レジスター 6.3.3. Altera Marker レジスター 6.3.4. CvP Status レジスター 6.3.5. CvP Mode Control レジスター 6.3.6. CvP Data レジスター 6.3.7. CvP Programming Control レジスター 6.3.8. Uncorrectable Internal Error Status Register 6.3.9. Uncorrectable Internal Error Mask Register 6.3.10. Correctable Internal Error Status Register 6.3.11. Correctable Internal Error Mask Register
7. 追加情報 x
7.1. 改訂履歴 7.2. アルテラへのお問い合わせ
1. 概要
2. CvP を使用したFPGA コンフィグレーション
3. CvP トポロジー
4. デザインの検討事項
5. CvP デザイン例
6. CvP ドライバーとレジスター
7. 追加情報

2.6. CvP ピン

次の表に、CvP ピンの説明と接続のガイドラインを示します。
表 3.  CvP ピンの説明と接続のガイドライン
ピン名 ピンタイプ ピンの説明 ピンの接続
CvP_CONFDONE 出力

コンフィグレーション時にCvP_CONFDONE ピンがLow にドライブされます。PCIe によるコンフィグレーションが完了すると、この信号は解放され、アクティブにHigh に駆動されるか、外部プルアップ抵抗によってHigh に引き上げられます。

CvP 初期化モードでのFPGA コンフィグレーション時に、CONF_DONE ピンがHigh になった後でこのピンを観察して、FPGA が正常にコンフィグレーションされているかどうかを判断する必要があります。

CvP モードを使用していない場合は、このピンをユーザーI/O ピンとして使用できます。

このピンが専用出力として設定されている場合、VCCPGM 電源は受信側の入力電圧仕様を満たす必要があります。

このピンがオープンドレイン出力に設定されている場合は、VCCPGM 電源への外部10kΩ プルアップ抵抗または受信側の入力電圧仕様を満たす別のプルアップ電圧にピンを接続します。これにより、電圧レベリングに有利になります。

INIT_DONE 出力 このピンをイネーブルにすると、ピンのLow からHigh への遷移は、デバイスがユーザーモードに入ったことを示します。INIT_DONE 出力がイネーブルの場合、INIT_DONE ピンはコンフィグレーション後にユーザーI/O ピンとして使用できません。

このピンはデュアルパーパス・ピンで、INIT_DONE ピンとしてイネーブルされていないときはI/O ピンとして使用できます。

オプションでオープンドレイン出力専用のINIT_DONE ピンを使用する場合は、このピンをVCCPGM の外部10kΩ プルアップ抵抗に接続します。

このピンをAS またはPS マルチデバイス・コンフィグレーション・モードで使用する場合は、Quartus Prime デザインでINIT_DONE ピンをイネーブルにしてください。専用のINIT_DONE オプションのオープンドレイン出力を使用せず、このピンをI/O ピンとして使用しないときは、このピンをQuartus Prime ソフトウェアで定義されたように接続してください。

CONF_DONE 双方向 専用のコンフィグレーション完了ピンです。

ステータス出力として、CONF_DONE ピンはコンフィグレーションの実行前と実行中にLow にドライブされます。すべてのコンフィグレーション・データがエラーなしで受信され、初期化サイクルが開始されると、CONF_DONE が解放されます。

ステータス入力として、すべてのデータが受信された後、CONF_DONE ピンがHigh になります。その後、デバイスは初期化され、ユーザーモードに入ります。このピンはユーザーI/O ピンとして使用できません。

外部の10kΩ プルアップ抵抗をVCCPGM に接続してください。VCCPGM は、デバイスと外部ホストのI/O のVIH 仕様を満たすのに十分に高い必要があります。

パッシブ・コンフィグレーション方式を使用する場合、コンフィグレーション・コントローラーはこのピンをモニターします。
nPERST[L,R][0:1] 入力

このピンはPCIe 用の専用基本リセットピンとして、PCI Express IP コア用のハードIP に接続されています。信号がLow の場合、CvP 動作に使用するトランシーバーと専用PCIe ハードIP ブロックはリセットモードになります。

nPERST[L,R]0/nPERST[L,R]1 をPCIe スロットのPERST# ピンに接続します。このピンは1.8V 電源で動作し、1.8V 互換I/O 規格で駆動する必要があります。PCI Express 用ハードIP のインスタンスにつき1 つのnPERST ピンのみが使用されます。

Arria V およびStratix V デバイスでは、これらのピンは次の場所にあります。
  • nPERSTL0 = 左下のPCIe ハードIP ＆ CvP
  • nPERSTL1 = 左上のPCIe ハードIP (使用可能な場合)
  • nPERSTR0 = 右下のPCIe ハードIP (使用可能な場合)
  • nPERSTR1 = 右上のPCIe ハードIP (使用可能な場合)
Cyclone V デバイスでは、これらのピンは次の場所にあります。
  • nPERSTL0 = 左上のPCIe ハードIP
  • nPERSTL1 = 左下のPCIe ハードIP ＆ CvP
注: 互換性を最大限にするには、まず左下のPCIe ハードIP を使用してください。これはPCIe リンクを使用したCvP (プロトコル経由コンフィグレーション) をサポートする唯一の場所です。
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レベル 2 の表題