V シリーズFPGA デバイスにおけるCvP (プロトコル経由コンフィグレーション) 実装ユーザーガイド

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ID 683889
日付 10/31/2016
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ドキュメント目次
ドキュメント目次 x
1. 概要 2. CvP を使用したFPGA コンフィグレーション 3. CvP トポロジー 4. デザインの検討事項 5. CvP デザイン例 6. CvP ドライバーとレジスター 7. 追加情報
1. 概要 x
1.1. CvP を使用するメリット 1.2. CvP システム 1.3. CvP モード 1.4. CvP リビジョンのデザインフロー 1.5. CvP トポロジー 1.6. PCI Express に関する追加情報
2. CvP を使用したFPGA コンフィグレーション x
2.1. CvP コンフィグレーション・イメージ 2.2. CvP モード 2.3. CvP 初期化の代案：自律HIP モード 2.4. CvP の圧縮と暗号化機能 2.5. コアイメージの更新 2.6. CvP ピン
2.2. CvP モード x
2.2.1. CvP 初期化モード 2.2.2. CvP 更新モード
2.4. CvP の圧縮と暗号化機能 x
2.4.1. データ圧縮 2.4.2. データ暗号化
3. CvP トポロジー x
3.1. シングル・エンドポイント 3.2. 複数のエンドポイント 3.3. ミックスチェーン
3.3. ミックスチェーン x
3.3.1. 異なるコンフィグレーション・ファイルを使用したスレーブFPGA のコンフィグレーション 3.3.2. 単一のコンフィグレーション・ファイルを使用したスレーブFPGA のコンフィグレーション
4. デザインの検討事項 x
4.1. CvP リビジョンのデザインフロー用デザインの準備 4.2. オープンシステム用CvP のデザイン 4.3. クローズドシステム用CvP のデザイン 4.4. トランシーバー・リコンフィグレーション・コントローラーを含むCvP デザインのクロック接続
4.2. オープンシステム用CvP のデザイン x
4.2.1. FPGA 電源ランプ時間要件 4.2.2. PCIe ウェイクアップ時間要件
4.2.2. PCIe ウェイクアップ時間要件 x
4.2.2.1. CvP 初期化モードのPCIe ウェイクアップ時間要件 4.2.2.2. CvP 更新モードのPCIe ウェイクアップ時間要件
4.2.2.2. CvP 更新モードのPCIe ウェイクアップ時間要件 x
4.2.2.2.1. 推奨されるコンフィグレーション方法 4.2.2.2.2. PCIe ウェイクアップ時間要件の推定
5. CvP デザイン例 x
5.1. CvP 初期化モードのデザイン手順について 5.2. リビジョンのデザインフローによるCvP 初期化モードのデザイン手順について 5.3. CvP 更新モードのデザイン手順について 5.4. ハードウェアの立ち上げ 5.5. CvP デバッグ・チェックリスト 5.6. 既知の問題と解決策
5.1. CvP 初期化モードのデザイン手順について x
5.1.1. 高性能リファレンス・デザインのダウンロードと生成 5.1.2. CvP 初期化モード用CvP パラメーターの設定 5.1.3. CvP 初期化モードのデザインのコンパイル 5.1.4. CvP 初期化デザインモード向けSOF ファイルの分割
5.2. リビジョンのデザインフローによるCvP 初期化モードのデザイン手順について x
5.2.1. 高性能リファレンス・デザインのダウンロードと生成 5.2.2. トランシーバー・リコンフィグレーション・コントローラーIP コアの既知の問題の回避策 5.2.3. リコンフィグレーション可能なコア領域の代替user_led.v ファイルの作成 5.2.4. CvP 初期化モード用CvP パラメーターの設定 5.2.5. CvP リビジョンのデザインフローを使用したコアロジック領域のCvP リビジョンの作成 5.2.6. CvP リビジョンのデザインフローにおけるBase とcvp_app の両方のリビジョンのコンパイル 5.2.7. CvP リビジョンのデザインフローによるCvP 初期化モードのSOF ファイルの分割
5.3. CvP 更新モードのデザイン手順について x
5.3.1. 高性能リファレンス・デザインのダウンロードと生成 5.3.2. トランシーバー・リコンフィグレーション・コントローラーIP コアの既知の問題の回避策 5.3.3. リコンフィグレーション可能なコア領域の代替user_led.v ファイルの作成 5.3.4. CvP 更新モード用CvP パラメーターの設定 5.3.5. CvP リビジョンのデザインフローを使用したコアロジック領域のCvP リビジョンの作成 5.3.6. CvP 更新モードのデザインのコンパイル 5.3.7. CvP 更新デザインモード向けSOF ファイルの分割 5.3.8. CvP リビジョンのデザインフローによるCvP 更新モードのSOF ファイルの分割
5.4. ハードウェアの立ち上げ x
5.4.1. Windows システムへのJungo WinDriver のインストール 5.4.2. Linux システムへのJungo WinDriver のインストール 5.4.3. Stratix V 開発キットのActive Serial x4 Flash 用のMSEL の変更 5.4.4. CvP イメージのプログラミングとリンクの検証
5.6. 既知の問題と解決策 x
5.6.1. CvP 初期化モードにおけるMSI-X の使用
6. CvP ドライバーとレジスター x
6.1. CvP ドライバーのサポート 6.2. CvP ドライバーのフロー 6.3. CvP のVSEC レジスター
6.3. CvP のVSEC レジスター x
6.3.1. アルテラ定義のVendor Specific Capability Header レジスター 6.3.2. アルテラ定義のVendor Specific Header レジスター 6.3.3. Altera Marker レジスター 6.3.4. CvP Status レジスター 6.3.5. CvP Mode Control レジスター 6.3.6. CvP Data レジスター 6.3.7. CvP Programming Control レジスター 6.3.8. Uncorrectable Internal Error Status Register 6.3.9. Uncorrectable Internal Error Mask Register 6.3.10. Correctable Internal Error Status Register 6.3.11. Correctable Internal Error Mask Register
7. 追加情報 x
7.1. 改訂履歴 7.2. アルテラへのお問い合わせ
1. 概要
2. CvP を使用したFPGA コンフィグレーション
3. CvP トポロジー
4. デザインの検討事項
5. CvP デザイン例
6. CvP ドライバーとレジスター
7. 追加情報

5. CvP デザイン例

この章のデザイン例では、CvP 初期化モード、CvP 初期化とそれに続くコアロジックの変更、およびCvP 更新モードに必要な手順を示しています。これらはすべて、アルテラのWebサイトからダウンロードできるPCI Express High Performance Reference Design から始まります。また、デザイン例はCvP リビジョンのデザインフローを使用してリコンフィグレーション可能コアロジックのデザインを準備する方法も示しています。

CvP プロセスには、次の図に示すように、PCI Express ホスト、FPGA 制御ブロック、PCI Express IP コアのStratix V ハードIP、およびFPGA のCRAM 間の相互作用が含まれます。制御ブロックとFPGA CRAM は隠されており、それらにアクセスすることはできません。したがって、CvP の機能をシミュレートすることはできません。

図 11. CvP デザインの主要コンポーネント
表 7.   CvP Qsys のデザイン例のキーファイル
ファイル名 説明

altpcied_sv.sdc

PCI Express IP コア用ハードIP の.sdc (Synopsys Design Constraints) です。

top_hw.sdc

完全なデザインのためのトップレベル・タイミング制約ファイル.sdc です。

top_hw.v

PCI Express High Performance Reference Design のトップレベル・ラッパーです。

top.cof

CvP 初期化モード用のCvP 変換ファイルです。このファイルは、Quartus Prime ソフトウェアが元の.sof ファイルまたは.pof ファイルをペリフェラルおよびコアイメージに分割するために必要な入出力ファイルを指定します。

pcie_lib

合成ツールで使用されるデザインファイルです。
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レベル 2 の表題