インテル® Agilex™ 可変精度DSPブロック・ユーザーガイド

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ID 683037
日付 2/05/2021
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ドキュメント目次
ドキュメント目次 x
1. インテル® Agilex™ 可変精度DSPブロックの概要 2. インテルAgilex可変精度DSPブロックのアーキテクチャー 3. インテルAgilex可変精度DSPブロックの動作モード 4. インテルAgilex可変精度DSPブロックのデザインの考慮事項 5. Native Fixed Point DSP Intel Agilex FPGA IPコア・リファレンス 6. Multiply Adder Intel® FPGA IPコア・リファレンス 7. ALTMULT_COMPLEX Intel® FPGA IPコア・リファレンス 8. LPM_MULT Intel® FPGA IPコア・リファレンス 9. LPM_DIVIDE (Divider) Intel FPGA IPコア 10. Native Floating Point DSP Intel Agilex FPGA IPリファレンス 11. インテル® Agilex™ 可変精度DSPブロック・ユーザーガイド・アーカイブ 12. インテルAgilex可変精度DSPブロック・ユーザーガイドの改訂履歴
1. インテル® Agilex™ 可変精度DSPブロックの概要 x
1.1. 機能 1.2. インテルAgilexデバイスでサポートされている動作モード
1.2. インテルAgilexデバイスでサポートされている動作モード x
1.2.1. 固定小数点演算 1.2.2. 浮動小数点演算
2. インテルAgilex可変精度DSPブロックのアーキテクチャー x
2.1. 固定小数点演算 2.2. 浮動小数点演算
2.1. 固定小数点演算 x
2.1.1. 固定小数点演算用の入力レジスターバンク 2.1.2. 固定小数点演算用のパイプライン・レジスター 2.1.3. 固定小数点演算用の前置加算器 2.1.4. 固定小数点演算用の内部係数 2.1.5. 固定小数点演算用の乗算器 2.1.6. 固定小数点演算用の加算器または減算器 2.1.7. 固定小数点演算用のアキュムレーター、チェーンアウト加算器、およびプリロード定数 2.1.8. 固定小数点演算用のシストリック・レジスター 2.1.9. 固定小数点演算用のダブル累算レジスター 2.1.10. 固定小数点演算用の出力レジスターバンク
2.1.7. 固定小数点演算用のアキュムレーター、チェーンアウト加算器、およびプリロード定数 x
2.1.7.1. ダイナミック・チェーンアウト
2.2. 浮動小数点演算 x
2.2.1. 浮動小数点演算用の入力レジスターバンク 2.2.2. 浮動小数点演算用のパイプライン・レジスター 2.2.3. 浮動小数点演算用の乗算器 2.2.4. 浮動小数点演算用の加算器または減算器 2.2.5. 浮動小数点演算用の出力レジスターバンク 2.2.6. 浮動小数点演算に対する例外処理
3. インテルAgilex可変精度DSPブロックの動作モード x
3.1. 固定小数点演算の動作モード 3.2. 浮動小数点演算の動作モード
3.1. 固定小数点演算の動作モード x
3.1.1. 独立乗算器モード 3.1.2. 8 × 8 (符号なし) または9 × 9 (符号付き) Sum of 4モード 3.1.3. Multiplier Adder Sumモード 3.1.4. 独立複素数乗算器 3.1.5. シストリックFIRモード
3.1.1. 独立乗算器モード x
3.1.1.1. 18 × 18または18 × 19独立乗算器 3.1.1.2. 27 × 27独立乗算器
3.1.4. 独立複素数乗算器 x
3.1.4.1. 36ビット入力に加算する18 × 19乗算モード
3.1.5. シストリックFIRモード x
3.1.5.1. 可変精度ブロック・アーキテクチャー・ビューへのシストリック・モード・ユーザー・ビューのマッピング 3.1.5.2. 18ビットのシストリックFIRモード 3.1.5.3. 27ビットのシストリックFIRモード
3.2. 浮動小数点演算の動作モード x
3.2.1. FP32単精度浮動小数点演算機能 3.2.2. FP16半精度浮動小数点演算機能 3.2.3. 複数の浮動小数点可変DSPブロック機能
3.2.1. FP32単精度浮動小数点演算機能 x
3.2.1.1. FP32乗算モード 3.2.1.2. 加算または減算モード 3.2.1.3. 積和演算モード 3.2.1.4. FP32ベクトル1モード 3.2.1.5. FP32ベクトル2モード
3.2.2. FP16半精度浮動小数点演算機能 x
3.2.2.1. FP16でサポートされている精度形式 3.2.2.2. 2つのFP16乗算の合計モード 3.2.2.3. FP32加算での2つのFP16乗算の合計モード 3.2.2.4. 累積での2つのFP16乗算の合計モード 3.2.2.5. FP16ベクトル1モード 3.2.2.6. FP16ベクトル2モード 3.2.2.7. FP16ベクトル3モード
3.2.3. 複数の浮動小数点可変DSPブロック機能 x
3.2.3.1. 積和または積差モード 3.2.3.2. ダイレクト・ベクトル・ドット積 3.2.3.3. 複素数乗算
4. インテルAgilex可変精度DSPブロックのデザインの考慮事項 x
4.1. 固定小数点演算 4.2. 浮動小数点演算
4.1. 固定小数点演算 x
4.1.1. 入力レジスター、パイプライン・レジスター、および出力レジスターのコンフィグレーション 4.1.2. 固定小数点演算用の内部係数と前置加算器 4.1.3. 固定小数点演算用のアキュムレーター 4.1.4. 固定小数点演算用の入力カスケード 4.1.5. チェーンアウト加算器
4.1.1. 入力レジスター、パイプライン・レジスター、および出力レジスターのコンフィグレーション x
4.1.1.1. 入力レジスターの制限 4.1.1.2. パイプライン・レジスターの制限 4.1.1.3. 動作モードごとにサポートされているレジスター・コンフィグレーション
4.1.4. 固定小数点演算用の入力カスケード x
4.1.4.1. ダイナミック・スキャンイン
4.2. 浮動小数点演算 x
4.2.1. 入力レジスター、パイプライン・レジスター、および出力レジスターのコンフィグレーション 4.2.2. チェーンアウト加算器
4.2.1. 入力レジスター、パイプライン・レジスター、および出力レジスターのコンフィグレーション x
4.2.1.1. サポートされているFP32動作モードのレジスター・コンフィグレーション 4.2.1.2. サポートされているFP16動作モードのレジスター・コンフィグレーション
5. Native Fixed Point DSP Intel Agilex FPGA IPコア・リファレンス x
5.1. Native Fixed Point DSP Intel Agilex FPGA IPリリース情報 5.2. サポートされている動作モード 5.3. 固定小数点演算の最大入力データ幅 5.4. 固定小数点演算の最大出力データ幅 5.5. Native Fixed Point DSP IPのパラメーター化 5.6. Native Fixed Point DSP Intel Agilex FPGA IP信号
5.3. 固定小数点演算の最大入力データ幅 x
5.3.1. 18 x 18 Plus 36モードでの36ビット未満のオペランドの使用例
5.5. Native Fixed Point DSP IPのパラメーター化 x
5.5.1. 動作モードタブ 5.5.2. 入力カスケードタブ 5.5.3. Pre-adderタブ 5.5.4. 内部係数タブ 5.5.5. アキュムレーター/出力チェーン 5.5.6. パイプライン 5.5.7. クリア信号
5.6. Native Fixed Point DSP Intel Agilex FPGA IP信号 x
5.6.1. 9 × 9 Sum of 4 Modeの信号 5.6.2. 18 × 18 Full Modeの信号 5.6.3. 18 × 18 Sum of Two Modeの信号 5.6.4. 18 × 18 Plus 36 Modeの信号 5.6.5. 18 × 18 Systolic Modeの信号 5.6.6. 27 × 27 Modeの信号
6. Multiply Adder Intel® FPGA IPコア・リファレンス x
6.1. Multiply Adder Intel® FPGA IPリリース情報 6.2. 機能 6.3. パラメーター 6.4. 信号
6.2. 機能 x
6.2.1. 前置加算器 6.2.2. シストリック遅延レジスターのイネーブル 6.2.3. プリロード定数 6.2.4. ダブル・アキュムレーター
6.2.1. 前置加算器 x
6.2.1.1. Pre-adder Simpleモード 6.2.1.2. Pre-adder Coefficientモード 6.2.1.3. Pre-adder Inputモード 6.2.1.4. Pre-adder Squareモード 6.2.1.5. Pre-adder Constantモード
6.3. パラメーター x
6.3.1. Generalタブ 6.3.2. Extra Modes 6.3.3. Multipliersタブ 6.3.4. Preadderタブ 6.3.5. Accumulatorタブ 6.3.6. Systolic/Chainoutタブ 6.3.7. Pipeliningタブ
7. ALTMULT_COMPLEX Intel® FPGA IPコア・リファレンス x
7.1. ALTMULT_COMPLEX Intel® FPGA IPリリース情報 7.2. 機能 7.3. 複素数乗算 7.4. パラメーター 7.5. 信号
8. LPM_MULT Intel® FPGA IPコア・リファレンス x
8.1. LPM_MULT Intel® FPGA IPリリース情報 8.2. 機能 8.3. パラメーター 8.4. 信号
8.3. パラメーター x
8.3.1. Generalタブ 8.3.2. General 2タブ 8.3.3. Pipeliningタブ
9. LPM_DIVIDE (Divider) Intel FPGA IPコア x
9.1. LPM_DIVIDE Intel® FPGA IPリリース情報 9.2. 機能 9.3. Verilog HDLプロトタイプ 9.4. VHDLコンポーネント宣言 9.5. VHDL LIBRARY_USE宣言 9.6. ポート 9.7. パラメーター
9.7. パラメーター x
9.7.1. Generalタブ 9.7.2. General1タブ
10. Native Floating Point DSP Intel Agilex FPGA IPリファレンス x
10.1. Native Floating Point DSP Intel Agilex FPGA IPリリース情報 10.2. Native Floating Point DSP Intel Agilex FPGA IPコアによってサポートされている動作モード 10.3. Native Floating Point DSP Intel Agilex FPGA IPのパラメーター化 10.4. Native Floating Point DSP Intel Agilex FPGA IPコアの信号
10.3. Native Floating Point DSP Intel Agilex FPGA IPのパラメーター化 x
10.3.1. Generalタブ 10.3.2. Registersタブ
10.4. Native Floating Point DSP Intel Agilex FPGA IPコアの信号 x
10.4.1. FP32乗算モードの信号 10.4.2. FP32加算または減算モードの信号 10.4.3. 加算または減算でのFP32乗算モードの信号 10.4.4. 累積でのFP32乗算モードの信号 10.4.5. FP32ベクトル1およびベクトル2モードの信号 10.4.6. 2つのFP16乗算の合計モードの信号 10.4.7. FP32加算での2つのFP16乗算の合計モードの信号 10.4.8. 累積での2つのFP16乗算の合計モードの信号 10.4.9. FP16ベクトル1およびベクトル2モードの信号 10.4.10. FP16ベクトル3モードの信号
1. インテル® Agilex™ 可変精度DSPブロックの概要
2. インテルAgilex可変精度DSPブロックのアーキテクチャー
3. インテルAgilex可変精度DSPブロックの動作モード
4. インテルAgilex可変精度DSPブロックのデザインの考慮事項
5. Native Fixed Point DSP Intel Agilex FPGA IPコア・リファレンス
6. Multiply Adder Intel® FPGA IPコア・リファレンス
7. ALTMULT_COMPLEX Intel® FPGA IPコア・リファレンス
8. LPM_MULT Intel® FPGA IPコア・リファレンス
9. LPM_DIVIDE (Divider) Intel FPGA IPコア
10. Native Floating Point DSP Intel Agilex FPGA IPリファレンス
11. インテル® Agilex™ 可変精度DSPブロック・ユーザーガイド・アーカイブ
12. インテルAgilex可変精度DSPブロック・ユーザーガイドの改訂履歴

10.2. Native Floating Point DSP Intel Agilex FPGA IPコアによってサポートされている動作モード

表 107.   Native Floating Point DSP Intel Agilex FPGA IPコアによってサポートされている動作モード
動作モード 説明 サポートされている例外フラグ
FP32乗算モード

このモードは、単精度乗算演算を実行します。

このモードでは、次の式が適用されます。
  • fp32_result = fp32_result = fp32_mult_a*fp32_mult_b
  • fp32_mult_overflow
  • fp32_mult_underflow
  • fp32_mult_inexact
  • fp32_mult_invalid
FP32加算または減算モード このモードは、単精度の加算または減算演算を実行します。
このモードでは、次の式が適用されます。
  • fp32_result = fp32_adder_b+fp32_adder_a
  • fp32_result = fp32_adder_b-fp32_adder_a
  • fp32_adder_overflow
  • fp32_adder_underflow
  • fp32_adder_inexact
  • fp32_adder_invalid
加算または減算でのFP32乗算モード

このモードでは、単精度の乗算と、それに続く加算または減算演算が実行されます。

このモードでは、次の式が適用されます。
  • チェーンイン機能がイネーブルになっている場合、
    • fp32_result = (fp32_mult_a*fp32_mult_b) + fp32_chainin
    • fp32_result = (fp32_mult_a*fp32_mult_b) - fp32_chainin
  • チェーンイン機能がディスエーブルになっている場合、
    • fp32_result = (fp32_mult_a*fp32_mult_b) + fp32_adder_a
    • fp32_result = (fp32_mult_a*fp32_mult_b) - fp32_adder_a
  • fp32_mult_overflow
  • fp32_mult_underflow
  • fp32_mult_inexact
  • fp32_mult_invalid
  • fp32_adder_overflow
  • fp32_adder_underflow
  • fp32_adder_inexact
  • fp32_adder_invalid
累積でのFP32乗算モード

このモードは、浮動小数点乗算を実行した後、前の乗算結果で浮動小数点の加算または減算を実行します。

このモードでは、次の式が適用されます。
  • accumulate 信号がHighに駆動される場合、
    • fp32_result(t) = [fp32_mult_a(t)*fp32_mult_b(t)] + fp32_result(t-1)
    • fp32_result(t) = [fp32_mult_a(t)*fp32_mult_b(t) - fp32_result(t-1)
  • accumulate 信号がLowに駆動される場合、
    • fp32_result = fp32_mult_a*fp32_mult_b.
FP32ベクトル1モード

このモードは、浮動小数点乗算を実行した後、前の可変DSP Blockからのチェーンイン入力で浮動小数点加算または減算を実行します。

このモードでは、次の式が適用されます。
  • チェーンイン機能がイネーブルになっている場合、
    • fp32_result = (fp32_mult_a * fp32_mult_b) + fp32_chainin, fp32_chainout = fp32_adder_a
    • fp32_result = (fp32_mult_a * fp32_mult_b) - fp32_chainin, fp32_chainout = fp32_adder_a
  • チェーンイン機能がディスエーブルになっている場合、
    • fp32_result = fp32_mult_a * fp32_mult_b, fp32_chainout = fp32_adder_a
FP32ベクトル2モード このモードは、乗算結果が直接 chainout に供給される浮動小数点乗算を実行します。次に、前の変数DSP Blockからの chainin 入力が、出力結果として入力 Ax に加算または減算されます。

このモードでは、次の式が適用されます。

  • チェーンイン機能がイネーブルになっている場合、
    • fp32_result = fp32_adder_a + fp32_chainin, fp32_chainout = fp32_mult_a * fp32_mult_b
    • fp32_result = fp32_adder_a - fp32_chainin, fp32_chainout = fp32_mult_a * fp32_mult_b
  • チェーンイン機能がディスエーブルになっている場合、
    • fp32_result = fp32_adder_a, fp32_chainout = fp32_mult_a * fp32_mult_b
2つのFP16乗算の合計モード

このモードは、2つの半精度乗算の合計を実行し、単精度の結果を提供します。

このモードでは、次の式が適用されます。
  • fp32_result =（fp16_mult_top_a * fp16_mult_top_b）+（fp16_mult_bot_a * fp16_mult_bot_b）
  • fp32_result =（fp16_mult_top_a * fp16_mult_top_b）-（fp16_mult_bot_a * fp16_mult_bot_b）
以下は、フラッシュおよびbfloat16形式でサポートされている例外フラグです。
  • fp16_mult_top_invalid
  • fp16_mult_top_inexact
  • fp16_mult_top_overflow
  • fp16_mult_top_underflow
  • fp16_mult_bot_invalid
  • fp16_mult_bot_inexact
  • fp16_mult_bot_overflow
  • fp16_mult_bot_underflow
  • fp16_adder_invalid
  • fp16_adder_inexact
  • fp16_adder_overflow
  • fp16_adder_underflow
以下は、拡張形式でサポートされている例外フラグです。
  • fp16_mult_top_invalid
  • fp16_mult_top_inexact
  • fp16_mult_top_infinite
  • fp16_mult_top_zero
  • fp16_mult_bot_invalid
  • fp16_mult_bot_inexact
  • fp16_mult_bot_infinite
  • fp16_mult_bot_zero
  • fp16_adder_invalid
  • fp16_adder_inexact
  • fp16_adder_infinite
  • fp16_adder_zero
FP32加算での2つのFP16乗算の合計モード

このモードは、2つの半精度乗算の合計を実行し、単精度の結果を提供します。

このモードでは、次の式が適用されます。
  • fp32_result = (fp16_mult_top_a*fp16_mult_top_b) + (fp16_mult_bot_a*fp16_mult_bot_b) - fp32_adder_a
  • fp32_result = (fp16_mult_top_a*fp16_mult_top_b) - (fp16_mult_bot_a*fp16_mult_bot_b) - fp32_adder_a
  • fp32_result = (fp16_mult_top_a*fp16_mult_top_b) + (fp16_mult_bot_a*fp16_mult_bot_b) + fp32_adder_a
  • fp32_result = (fp16_mult_top_a*fp16_mult_top_b) - (fp16_mult_bot_a*fp16_mult_bot_b) + fp32_adder_a
以下は、フラッシュおよびbfloat16形式でサポートされている例外フラグです。
  • fp16_mult_top_invalid
  • fp16_mult_top_inexact
  • fp16_mult_top_overflow
  • fp16_mult_top_underflow
  • fp16_mult_bot_invalid
  • fp16_mult_bot_inexact
  • fp16_mult_bot_overflow
  • fp16_mult_bot_underflow
  • fp16_adder_invalid
  • fp16_adder_inexact
  • fp16_adder_overflow
  • fp16_adder_underflow
  • fp32_adder_invalid
  • fp32_adder_inexact
  • fp32_adder_overflow
  • fp32_adder_underflow
以下は、拡張形式でサポートされている例外フラグです。
  • fp16_mult_top_invalid
  • fp16_mult_top_inexact
  • fp16_mult_top_infinite
  • fp16_mult_top_zero
  • fp16_mult_bot_invalid
  • fp16_mult_bot_inexact
  • fp16_mult_bot_infinite
  • fp16_mult_bot_zero
  • fp16_adder_invalid
  • fp16_adder_inexact
  • fp16_adder_infinite
  • fp16_adder_zero
  • fp32_adder_invalid
  • fp32_adder_inexact
  • fp32_adder_overflow
  • fp32_adder_underflow
累積での2つのFP16乗算の合計モード

このモードは、2つの半精度乗算の合計を実行し、値を単精度形式に累積します。

このモードでは、次の式が適用されます。
  • accumulate 信号がHighに駆動される場合、
    • fp32_result (t) = [fp16_mult_top_a(t) * fp16_mult_top_b(t)] + [fp16_mult_bot_a(t) * fp16_mult_bot_b(t)] + fp32_result(t-1)
    • fp32_result (t) = [fp16_mult_top_a(t) * fp16_mult_top_b(t)] - [fp16_mult_bot_a(t) * fp16_mult_bot_b(t)] + fp32_result(t-1)
    • fp32_result (t) = [fp16_mult_top_a(t) * fp16_mult_top_b(t)] + [fp16_mult_bot_a(t) * fp16_mult_bot_b(t)] - fp32_result(t-1)
    • fp32_result (t) = [fp16_mult_top_a(t) * fp16_mult_top_b(t)] - [fp16_mult_bot_a(t) * fp16_mult_bot_b(t)] - fp32_result(t-1)
  • accumulate 信号がLowに駆動される場合、
    • fp32_result = [fp16_mult_top_a * fp16_mult_top_b] + [fp16_mult_bot_a * fp16_mult_bot_b]
    • fp32_result = [fp16_mult_top_a * fp16_mult_top_b] - [fp16_mult_bot_a * fp16_mult_bot_b]
以下は、フラッシュおよびbfloat16形式でサポートされている例外フラグです。
  • fp16_mult_top_invalid
  • fp16_mult_top_inexact
  • fp16_mult_top_overflow
  • fp16_mult_top_underflow
  • fp16_mult_bot_invalid
  • fp16_mult_bot_inexact
  • fp16_mult_bot_overflow
  • fp16_mult_bot_underflow
  • fp16_adder_invalid
  • fp16_adder_inexact
  • fp16_adder_overflow
  • fp16_adder_underflow
  • fp32_adder_invalid
  • fp32_adder_inexact
  • fp32_adder_overflow
  • fp32_adder_underflow
以下は、拡張形式でサポートされている例外フラグです。
  • fp16_mult_top_invalid
  • fp16_mult_top_inexact
  • fp16_mult_top_infinite
  • fp16_mult_top_zero
  • fp16_mult_bot_invalid
  • fp16_mult_bot_inexact
  • fp16_mult_bot_infinite
  • fp16_mult_bot_zero
  • fp16_adder_invalid
  • fp16_adder_inexact
  • fp16_adder_infinite
  • fp16_adder_zero
  • fp32_adder_invalid
  • fp32_adder_inexact
  • fp32_adder_overflow
  • fp32_adder_underflow
FP16ベクトル1モード

このモードは、前の変数DSP Blockからのチェーンイン入力を使用して2つの半精度乗算の合計を実行します。出力は、チェーンアウトに供給される単精度浮動小数点値となります。

このモードでは、次の式が適用されます。
  • チェーンイン機能がイネーブルになっている場合、
    • fp32_result = (fp16_mult_top_a * fp16_mult_top_b) + (fp16_mult_bot_a * fp16_mult_bot_b) + fp32_chainin, fp32_chainout = fp32_adder_a
    • fp32_result = (fp16_mult_top_a * fp16_mult_top_b) - (fp16_mult_bot_a * fp16_mult_bot_b) + fp32_chainin, fp32_chainout = fp32_adder_a
    • fp32_result = (fp16_mult_top_a * fp16_mult_top_b) + (fp16_mult_bot_a * fp16_mult_bot_b) - fp32_chainin, fp32_chainout = fp32_adder_a
    • fp32_result = (fp16_mult_top_a * fp16_mult_top_b) - (fp16_mult_bot_a * fp16_mult_bot_b) - fp32_chainin, fp32_chainout = fp32_adder_a
  • チェーンイン機能がディスエーブルになっている場合、
    • fp32_result = (fp16_mult_top_a * fp16_mult_top_b) + (fp16_mult_bot_a * fp16_mult_bot_b), fp32_chainout = fp32_adder_a
    • fp32_result = (fp16_mult_top_a * fp16_mult_top_b) - (fp16_mult_bot_a * fp16_mult_bot_b), fp32_chainout = fp32_adder_a
以下は、フラッシュおよびbfloat16形式でサポートされている例外フラグです。
  • fp16_mult_top_invalid
  • fp16_mult_top_inexact
  • fp16_mult_top_overflow
  • fp16_mult_top_underflow
  • fp16_mult_bot_invalid
  • fp16_mult_bot_inexact
  • fp16_mult_bot_overflow
  • fp16_mult_bot_underflow
  • fp16_adder_invalid
  • fp16_adder_inexact
  • fp16_adder_overflow
  • fp16_adder_underflow
  • fp32_adder_invalid
  • fp32_adder_inexact
  • fp32_adder_overflow
  • fp32_adder_underflow
以下は、拡張形式でサポートされている例外フラグです。
  • fp16_mult_top_invalid
  • fp16_mult_top_inexact
  • fp16_mult_top_infinite
  • fp16_mult_top_zero
  • fp16_mult_bot_invalid
  • fp16_mult_bot_inexact
  • fp16_mult_bot_infinite
  • fp16_mult_bot_zero
  • fp16_adder_invalid
  • fp16_adder_inexact
  • fp16_adder_infinite
  • fp16_adder_zero
  • fp32_adder_invalid
  • fp32_adder_inexact
  • fp32_adder_overflow
  • fp32_adder_underflow
FP16ベクトル2モード

このモードは、2つの半精度乗算の合計を実行し、チェーンアウトに供給されます。前の変数DSP Blockからのチェーンイン入力は、出力結果として入力 fp32_adder_a に加算または減算されます。

このモードでは、次の式が適用されます。
  • チェーンイン機能がイネーブルになっている場合、
    • fp32_result = fp32_adder_a + fp32_chainin, fp32_chainout = (fp16_mult_top_a * fp16_mult_top_b) + (fp16_mult_bot_a * fp16_mult_bot_b)
    • fp32_result = fp32_adder_a - fp32_chainin, fp32_chainout = (fp16_mult_top_a * fp16_mult_top_b) + (fp16_mult_bot_a * fp16_mult_bot_b)
    • fp32_result = fp32_adder_a + fp32_chainin, fp32_chainout = (fp16_mult_top_a * fp16_mult_top_b) - (fp16_mult_bot_a * fp16_mult_bot_b)
    • fp32_result = fp32_adder_a - fp32_chainin, fp32_chainout = (fp16_mult_top_a * fp16_mult_top_b) - (fp16_mult_bot_a * fp16_mult_bot_b)
  • チェーンイン機能がディスエーブルになっている場合、
    • fp32_result = fp32_adder_a, fp32_chainout = (fp16_mult_top_a * fp16_mult_top_b) + (fp16_mult_bot_a * fp16_mult_bot_b)
    • fp32_result = fp32_adder_a, fp32_chainout = (fp16_mult_top_a * fp16_mult_top_b) - (fp16_mult_bot_a * fp16_mult_bot_b)
以下は、フラッシュおよびbfloat16形式でサポートされている例外フラグです。
  • fp16_mult_top_invalid
  • fp16_mult_top_inexact
  • fp16_mult_top_overflow
  • fp16_mult_top_underflow
  • fp16_mult_bot_invalid
  • fp16_mult_bot_inexact
  • fp16_mult_bot_overflow
  • fp16_mult_bot_underflow
  • fp16_adder_invalid
  • fp16_adder_inexact
  • fp16_adder_overflow
  • fp16_adder_underflow
  • fp32_adder_invalid
  • fp32_adder_inexact
  • fp32_adder_overflow
  • fp32_adder_underflow
以下は、拡張形式でサポートされている例外フラグです。
  • fp16_mult_top_invalid
  • fp16_mult_top_inexact
  • fp16_mult_top_infinite
  • fp16_mult_top_zero
  • fp16_mult_bot_invalid
  • fp16_mult_bot_inexact
  • fp16_mult_bot_infinite
  • fp16_mult_bot_zero
  • fp16_adder_invalid
  • fp16_adder_inexact
  • fp16_adder_infinite
  • fp16_adder_zero
  • fp32_adder_invalid
  • fp32_adder_inexact
  • fp32_adder_overflow
  • fp32_adder_underflow
FP16ベクトル3

このモードは、単精度の累積と2つの半精度の乗算の合計を実行します。

このモードでは、次の式が適用されます。
  • accumulate がHighに駆動される場合、

    • fp32_result(t) = fp32_adder_a(t) + fp32_result(t-1), fp32_chainout = {fp16_mult_top_a * fp16_mult_top_b} + {fp16_mult_bot_a * fp16_mult_bot_b}

    • fp32_result(t) = fp32_adder_a(t) - fp32_result(t-1), fp32_chainout = {fp16_mult_top_a * fp16_mult_top_b} + {fp16_mult_bot_a * fp16_mult_bot_b}

    • fp32_result(t) = fp32_adder_a(t) + fp32_result(t-1), fp32_chainout = {fp16_mult_top_a * fp16_mult_top_b} - {fp16_mult_bot_a * fp16_mult_bot_b}

    • fp32_result(t) = fp32_adder_a(t) - fp32_result(t-1), fp32_chainout = {fp16_mult_top_a * fp16_mult_top_b} - {fp16_mult_bot_a * fp16_mult_bot_b}
  • accumulate がLowに駆動される場合、
    • fp32_result = fp32_adder_a, fp32_chainout = {fp16_mult_top_a * fp16_mult_top_b} + {fp16_mult_bot_a * fp16_mult_bot_b}
    • fp32_result = fp32_adder_a, fp32_chainout = {fp16_mult_top_a * fp16_mult_top_b} - {fp16_mult_bot_a * fp16_mult_bot_b}
以下は、フラッシュおよびbfloat16形式でサポートされている例外フラグです。
  • fp16_mult_top_invalid
  • fp16_mult_top_inexact
  • fp16_mult_top_overflow
  • fp16_mult_top_underflow
  • fp16_mult_bot_invalid
  • fp16_mult_bot_inexact
  • fp16_mult_bot_overflow
  • fp16_mult_bot_underflow
  • fp16_adder_invalid
  • fp16_adder_inexact
  • fp16_adder_overflow
  • fp16_adder_underflow
  • fp32_adder_invalid
  • fp32_adder_inexact
  • fp32_adder_overflow
  • fp32_adder_underflow
以下は、拡張形式でサポートされている例外フラグです。
  • fp16_mult_top_invalid
  • fp16_mult_top_inexact
  • fp16_mult_top_infinite
  • fp16_mult_top_zero
  • fp16_mult_bot_invalid
  • fp16_mult_bot_inexact
  • fp16_mult_bot_infinite
  • fp16_mult_bot_zero
  • fp16_adder_invalid
  • fp16_adder_inexact
  • fp16_adder_infinite
  • fp16_adder_zero
  • fp32_adder_invalid
  • fp32_adder_inexact
  • fp32_adder_overflow
  • fp32_adder_underflow
レベル 2 の表題