インテル® Agilex™ 可変精度DSPブロック・ユーザーガイド

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ID 683037
日付 2/05/2021
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ドキュメント目次
ドキュメント目次 x
1. インテル® Agilex™ 可変精度DSPブロックの概要 2. インテルAgilex可変精度DSPブロックのアーキテクチャー 3. インテルAgilex可変精度DSPブロックの動作モード 4. インテルAgilex可変精度DSPブロックのデザインの考慮事項 5. Native Fixed Point DSP Intel Agilex FPGA IPコア・リファレンス 6. Multiply Adder Intel® FPGA IPコア・リファレンス 7. ALTMULT_COMPLEX Intel® FPGA IPコア・リファレンス 8. LPM_MULT Intel® FPGA IPコア・リファレンス 9. LPM_DIVIDE (Divider) Intel FPGA IPコア 10. Native Floating Point DSP Intel Agilex FPGA IPリファレンス 11. インテル® Agilex™ 可変精度DSPブロック・ユーザーガイド・アーカイブ 12. インテルAgilex可変精度DSPブロック・ユーザーガイドの改訂履歴
1. インテル® Agilex™ 可変精度DSPブロックの概要 x
1.1. 機能 1.2. インテルAgilexデバイスでサポートされている動作モード
1.2. インテルAgilexデバイスでサポートされている動作モード x
1.2.1. 固定小数点演算 1.2.2. 浮動小数点演算
2. インテルAgilex可変精度DSPブロックのアーキテクチャー x
2.1. 固定小数点演算 2.2. 浮動小数点演算
2.1. 固定小数点演算 x
2.1.1. 固定小数点演算用の入力レジスターバンク 2.1.2. 固定小数点演算用のパイプライン・レジスター 2.1.3. 固定小数点演算用の前置加算器 2.1.4. 固定小数点演算用の内部係数 2.1.5. 固定小数点演算用の乗算器 2.1.6. 固定小数点演算用の加算器または減算器 2.1.7. 固定小数点演算用のアキュムレーター、チェーンアウト加算器、およびプリロード定数 2.1.8. 固定小数点演算用のシストリック・レジスター 2.1.9. 固定小数点演算用のダブル累算レジスター 2.1.10. 固定小数点演算用の出力レジスターバンク
2.1.7. 固定小数点演算用のアキュムレーター、チェーンアウト加算器、およびプリロード定数 x
2.1.7.1. ダイナミック・チェーンアウト
2.2. 浮動小数点演算 x
2.2.1. 浮動小数点演算用の入力レジスターバンク 2.2.2. 浮動小数点演算用のパイプライン・レジスター 2.2.3. 浮動小数点演算用の乗算器 2.2.4. 浮動小数点演算用の加算器または減算器 2.2.5. 浮動小数点演算用の出力レジスターバンク 2.2.6. 浮動小数点演算に対する例外処理
3. インテルAgilex可変精度DSPブロックの動作モード x
3.1. 固定小数点演算の動作モード 3.2. 浮動小数点演算の動作モード
3.1. 固定小数点演算の動作モード x
3.1.1. 独立乗算器モード 3.1.2. 8 × 8 (符号なし) または9 × 9 (符号付き) Sum of 4モード 3.1.3. Multiplier Adder Sumモード 3.1.4. 独立複素数乗算器 3.1.5. シストリックFIRモード
3.1.1. 独立乗算器モード x
3.1.1.1. 18 × 18または18 × 19独立乗算器 3.1.1.2. 27 × 27独立乗算器
3.1.4. 独立複素数乗算器 x
3.1.4.1. 36ビット入力に加算する18 × 19乗算モード
3.1.5. シストリックFIRモード x
3.1.5.1. 可変精度ブロック・アーキテクチャー・ビューへのシストリック・モード・ユーザー・ビューのマッピング 3.1.5.2. 18ビットのシストリックFIRモード 3.1.5.3. 27ビットのシストリックFIRモード
3.2. 浮動小数点演算の動作モード x
3.2.1. FP32単精度浮動小数点演算機能 3.2.2. FP16半精度浮動小数点演算機能 3.2.3. 複数の浮動小数点可変DSPブロック機能
3.2.1. FP32単精度浮動小数点演算機能 x
3.2.1.1. FP32乗算モード 3.2.1.2. 加算または減算モード 3.2.1.3. 積和演算モード 3.2.1.4. FP32ベクトル1モード 3.2.1.5. FP32ベクトル2モード
3.2.2. FP16半精度浮動小数点演算機能 x
3.2.2.1. FP16でサポートされている精度形式 3.2.2.2. 2つのFP16乗算の合計モード 3.2.2.3. FP32加算での2つのFP16乗算の合計モード 3.2.2.4. 累積での2つのFP16乗算の合計モード 3.2.2.5. FP16ベクトル1モード 3.2.2.6. FP16ベクトル2モード 3.2.2.7. FP16ベクトル3モード
3.2.3. 複数の浮動小数点可変DSPブロック機能 x
3.2.3.1. 積和または積差モード 3.2.3.2. ダイレクト・ベクトル・ドット積 3.2.3.3. 複素数乗算
4. インテルAgilex可変精度DSPブロックのデザインの考慮事項 x
4.1. 固定小数点演算 4.2. 浮動小数点演算
4.1. 固定小数点演算 x
4.1.1. 入力レジスター、パイプライン・レジスター、および出力レジスターのコンフィグレーション 4.1.2. 固定小数点演算用の内部係数と前置加算器 4.1.3. 固定小数点演算用のアキュムレーター 4.1.4. 固定小数点演算用の入力カスケード 4.1.5. チェーンアウト加算器
4.1.1. 入力レジスター、パイプライン・レジスター、および出力レジスターのコンフィグレーション x
4.1.1.1. 入力レジスターの制限 4.1.1.2. パイプライン・レジスターの制限 4.1.1.3. 動作モードごとにサポートされているレジスター・コンフィグレーション
4.1.4. 固定小数点演算用の入力カスケード x
4.1.4.1. ダイナミック・スキャンイン
4.2. 浮動小数点演算 x
4.2.1. 入力レジスター、パイプライン・レジスター、および出力レジスターのコンフィグレーション 4.2.2. チェーンアウト加算器
4.2.1. 入力レジスター、パイプライン・レジスター、および出力レジスターのコンフィグレーション x
4.2.1.1. サポートされているFP32動作モードのレジスター・コンフィグレーション 4.2.1.2. サポートされているFP16動作モードのレジスター・コンフィグレーション
5. Native Fixed Point DSP Intel Agilex FPGA IPコア・リファレンス x
5.1. Native Fixed Point DSP Intel Agilex FPGA IPリリース情報 5.2. サポートされている動作モード 5.3. 固定小数点演算の最大入力データ幅 5.4. 固定小数点演算の最大出力データ幅 5.5. Native Fixed Point DSP IPのパラメーター化 5.6. Native Fixed Point DSP Intel Agilex FPGA IP信号
5.3. 固定小数点演算の最大入力データ幅 x
5.3.1. 18 x 18 Plus 36モードでの36ビット未満のオペランドの使用例
5.5. Native Fixed Point DSP IPのパラメーター化 x
5.5.1. 動作モードタブ 5.5.2. 入力カスケードタブ 5.5.3. Pre-adderタブ 5.5.4. 内部係数タブ 5.5.5. アキュムレーター/出力チェーン 5.5.6. パイプライン 5.5.7. クリア信号
5.6. Native Fixed Point DSP Intel Agilex FPGA IP信号 x
5.6.1. 9 × 9 Sum of 4 Modeの信号 5.6.2. 18 × 18 Full Modeの信号 5.6.3. 18 × 18 Sum of Two Modeの信号 5.6.4. 18 × 18 Plus 36 Modeの信号 5.6.5. 18 × 18 Systolic Modeの信号 5.6.6. 27 × 27 Modeの信号
6. Multiply Adder Intel® FPGA IPコア・リファレンス x
6.1. Multiply Adder Intel® FPGA IPリリース情報 6.2. 機能 6.3. パラメーター 6.4. 信号
6.2. 機能 x
6.2.1. 前置加算器 6.2.2. シストリック遅延レジスターのイネーブル 6.2.3. プリロード定数 6.2.4. ダブル・アキュムレーター
6.2.1. 前置加算器 x
6.2.1.1. Pre-adder Simpleモード 6.2.1.2. Pre-adder Coefficientモード 6.2.1.3. Pre-adder Inputモード 6.2.1.4. Pre-adder Squareモード 6.2.1.5. Pre-adder Constantモード
6.3. パラメーター x
6.3.1. Generalタブ 6.3.2. Extra Modes 6.3.3. Multipliersタブ 6.3.4. Preadderタブ 6.3.5. Accumulatorタブ 6.3.6. Systolic/Chainoutタブ 6.3.7. Pipeliningタブ
7. ALTMULT_COMPLEX Intel® FPGA IPコア・リファレンス x
7.1. ALTMULT_COMPLEX Intel® FPGA IPリリース情報 7.2. 機能 7.3. 複素数乗算 7.4. パラメーター 7.5. 信号
8. LPM_MULT Intel® FPGA IPコア・リファレンス x
8.1. LPM_MULT Intel® FPGA IPリリース情報 8.2. 機能 8.3. パラメーター 8.4. 信号
8.3. パラメーター x
8.3.1. Generalタブ 8.3.2. General 2タブ 8.3.3. Pipeliningタブ
9. LPM_DIVIDE (Divider) Intel FPGA IPコア x
9.1. LPM_DIVIDE Intel® FPGA IPリリース情報 9.2. 機能 9.3. Verilog HDLプロトタイプ 9.4. VHDLコンポーネント宣言 9.5. VHDL LIBRARY_USE宣言 9.6. ポート 9.7. パラメーター
9.7. パラメーター x
9.7.1. Generalタブ 9.7.2. General1タブ
10. Native Floating Point DSP Intel Agilex FPGA IPリファレンス x
10.1. Native Floating Point DSP Intel Agilex FPGA IPリリース情報 10.2. Native Floating Point DSP Intel Agilex FPGA IPコアによってサポートされている動作モード 10.3. Native Floating Point DSP Intel Agilex FPGA IPのパラメーター化 10.4. Native Floating Point DSP Intel Agilex FPGA IPコアの信号
10.3. Native Floating Point DSP Intel Agilex FPGA IPのパラメーター化 x
10.3.1. Generalタブ 10.3.2. Registersタブ
10.4. Native Floating Point DSP Intel Agilex FPGA IPコアの信号 x
10.4.1. FP32乗算モードの信号 10.4.2. FP32加算または減算モードの信号 10.4.3. 加算または減算でのFP32乗算モードの信号 10.4.4. 累積でのFP32乗算モードの信号 10.4.5. FP32ベクトル1およびベクトル2モードの信号 10.4.6. 2つのFP16乗算の合計モードの信号 10.4.7. FP32加算での2つのFP16乗算の合計モードの信号 10.4.8. 累積での2つのFP16乗算の合計モードの信号 10.4.9. FP16ベクトル1およびベクトル2モードの信号 10.4.10. FP16ベクトル3モードの信号
1. インテル® Agilex™ 可変精度DSPブロックの概要
2. インテルAgilex可変精度DSPブロックのアーキテクチャー
3. インテルAgilex可変精度DSPブロックの動作モード
4. インテルAgilex可変精度DSPブロックのデザインの考慮事項
5. Native Fixed Point DSP Intel Agilex FPGA IPコア・リファレンス
6. Multiply Adder Intel® FPGA IPコア・リファレンス
7. ALTMULT_COMPLEX Intel® FPGA IPコア・リファレンス
8. LPM_MULT Intel® FPGA IPコア・リファレンス
9. LPM_DIVIDE (Divider) Intel FPGA IPコア
10. Native Floating Point DSP Intel Agilex FPGA IPリファレンス
11. インテル® Agilex™ 可変精度DSPブロック・ユーザーガイド・アーカイブ
12. インテルAgilex可変精度DSPブロック・ユーザーガイドの改訂履歴

5.5.1. 動作モードタブ

表 46.  動作モードタブ
パラメーター IP生成パラメーター 値 デフォルト値 説明
Please choose the operation mode operation_mode

m9x9_sumof4

m18×18_full

m18×18_sumof2

m18×18_plus36

m18×18_systolic

m27×27

m18×18_full 目的の動作モードを選択します。
最初の乗算器のコンフィグレーション
Representation format for 'ax' operand signed_max

unsigned

signed

unsigned 最初の乗算器xオペランドの表現形式を指定します。
Representation format for 'ay' operand signed_may

unsigned

signed

unsigned

最初の乗算器yオペランドの表現形式を指定します。
'ax' input bus width ax_width 0–27 - ax 入力バスの幅を指定します。

サポートされている入力幅の詳細については、固定小数点演算の最大入力データ幅 を参照してください。

Enable 'ax' input register ax_clken

no_reg

ena0

ena1

ena2

ena0

ax 入力レジスターのクロックイネーブル信号を指定します。

入力レジスターのクロックイネーブル制限の詳細については、入力レジスター、パイプライン・レジスター、および出力レジスターのコンフィグレーション を参照してください。

'ay' or 'scanin' bus width ay_scan_in_width 1–27 18 ay または scanin 入力バスの幅を指定します。

サポートされている入力幅の詳細については、固定小数点演算の最大入力データ幅 を参照してください。

Enable 'ay' or 'scanin' input register ay_scan_in_clken

no_reg

ena0

ena1

ena2

ena0

ax または scanin 入力レジスターのクロックイネーブル信号を指定します。

入力レジスターのクロックイネーブル制限の詳細については、入力レジスター、パイプライン・レジスター、および出力レジスターのコンフィグレーション を参照してください。

２番目の乗算器のコンフィグレーション
Representation format for 'bx' operand signed_mbx

unsigned

signed

unsigned 2番目の乗算器xオペランドの表現形式を指定します。
Representation format for 'by' operand signed_mby

unsigned

signed

unsigned 2番目の乗算器yオペランドの表現形式を指定します。

m18×18_plus36には常にunsignedを選択します。

'bx' input bus width bx_width 0-36 18 bx 入力バスの幅を指定します。

サポートされている入力幅の詳細については、固定小数点演算の最大入力データ幅 を参照してください。

Enable 'bx' input register bx_clken

no_reg

ena0

ena1

ena2

ena0

bx 入力レジスターのクロックイネーブル信号を指定します。

入力レジスターのクロックイネーブル制限の詳細については、入力レジスター、パイプライン・レジスター、および出力レジスターのコンフィグレーション を参照してください。

'by' input bus width by_width 0-19 18 by 入力バスの幅を指定します。

サポートされている入力幅の詳細については、固定小数点演算の最大入力データ幅 を参照してください。

Enable 'by' input register by_clken

no_reg

ena0

ena1

ena2

ena0

by 入力レジスターのクロックイネーブル信号を指定します。

入力レジスターのクロックイネーブル制限の詳細については、入力レジスター、パイプライン・レジスター、および出力レジスターのコンフィグレーション を参照してください。

3番目の乗算器のコンフィグレーション
Representation format for 'cx' operand signed_mcx

unsigned

signed

unsigned 3番目の乗数xオペランドの表現形式を指定します。

m9x9_sumof4動作モードのみがこのパラメーターをサポートします。

Representation format for 'cy' operand signed_mcy

unsigned

signed

unsigned 3番目の乗算器yオペランドの表現形式を指定します。

m9x9_sumof4動作モードのみがこのパラメーターをサポートします。

'cx' input bus width cx_width 0-9 0 cx 入力バスの幅を指定します。

m9x9_sumof4動作モードのみがこのパラメーターをサポートします。

サポートされている入力幅の詳細については、固定小数点演算の最大入力データ幅 を参照してください。

Enable 'cx' input register cx_clken

no_reg

ena0

ena1

ena2

no_reg

cx 入力レジスターのクロックイネーブル信号を指定します。

m9x9_sumof4動作モードのみがこのパラメーターをサポートします。

入力レジスターのクロックイネーブル制限の詳細については、入力レジスター、パイプライン・レジスター、および出力レジスターのコンフィグレーション を参照してください。

'cy' input bus width cy_width 0-9 0 cy 入力バスの幅を指定します。

m9x9_sumof4動作モードのみがこのパラメーターをサポートします。

サポートされている入力幅の詳細については、固定小数点演算の最大入力データ幅 を参照してください。

Enable 'cy' input register cy_clken

no_reg

ena0

ena1

ena2

no_reg

cy 入力レジスターのクロックイネーブル信号を指定します。

m9x9_sumof4動作モードのみがこのパラメーターをサポートします。

入力レジスターのクロックイネーブル制限の詳細については、入力レジスター、パイプライン・レジスター、および出力レジスターのコンフィグレーション を参照してください。

4番目の乗算器のコンフィグレーション
Representation format for 'dx' operand signed_mdx

unsigned

signed

unsigned 4番目の乗算器xオペランドの表現形式を指定します。

m9x9_sumof4動作モードのみがこのパラメーターをサポートします。

Representation format for 'dy' operand signed_mdy

unsigned

signed

unsigned 4番目の乗算器yオペランドの表現形式を指定します。

m9x9_sumof4動作モードのみがこのパラメーターをサポートします。

'dx' input bus width dx_width 0-9 0 dx 入力バスの幅を指定します。

m9x9_sumof4動作モードのみがこのパラメーターをサポートします。

サポートされている入力幅の詳細については、固定小数点演算の最大入力データ幅 を参照してください。

Enable 'dx' input register dx_clken

no_reg

ena0

ena1

ena2

no_reg dx 入力レジスターのクロックイネーブル信号を指定します。

m9x9_sumof4動作モードのみがこのパラメーターをサポートします。

入力レジスターのクロックイネーブル制限の詳細については、入力レジスター、パイプライン・レジスター、および出力レジスターのコンフィグレーション を参照してください。

'dy' input bus width dy_width 0-9 0 dy 入力バスの幅を指定します。

m9x9_sumof4動作モードのみがこのパラメーターをサポートします。

サポートされている入力幅の詳細については、固定小数点演算の最大入力データ幅 を参照してください。

Enable 'dy' input register dy_clken

no_reg

ena0

ena1

ena2

no_reg dy 入力レジスターのクロックイネーブル信号を指定します。

m9x9_sumof4動作モードのみがこのパラメーターをサポートします。

入力レジスターのクロックイネーブル制限の詳細については、入力レジスター、パイプライン・レジスター、および出力レジスターのコンフィグレーション を参照してください。

サブ構成
Enable 'sub' port enable_sub

No

Yes

No

sub ポートをイネーブルする場合に選択します。

sub ポートは、下の乗算器の出力から上の乗算器の出力を減算するために動的に使用できる入力信号です。

次の動作モードでのみ使用可能です。
  • m18×18_full
  • m18×18_sumof2
  • m18×18_plus36
  • m18×18_systolic

sub ポートの詳細については、Native Fixed Point DSP Intel Agilex FPGA IP信号を参照してください。

Enable 'sub' input register sub_clken

no_reg

ena0

ena1

ena2

no_reg

sub 入力レジスターのクロックイネーブル信号を指定します。
次の動作モードでのみ使用できます。
  • m18×18_full
  • m18×18_sumof2
  • m18×18_plus36
  • m18×18_systolic

入力レジスターのクロックイネーブル制限の詳細については、入力レジスター、パイプライン・レジスター、および出力レジスターのコンフィグレーション を参照してください。

出力'result'のコンフィグレーション
'resulta' output bus width result_a_width 1-64 37 result 出力バスの幅を指定します。
'resultb' output bus width result_b_width 0-37 37 resultb 出力バスの幅を指定します。

m18x18_full動作モードでのみ使用可能です。

Enable output register output_clken

no_reg

ena0

ena1

ena2

ena0

resulta および resultb 出力レジスターのクロックイネーブル信号を指定します。
関連情報
レベル 2 の表題