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2.1. インテル® Quartus® Primeプロジェクトの理解
2.2. 基本的なプロジェクト情報の表示
2.3. Compilation Dashboardの使用
2.4. Project Settingsの管理
2.5. ロジック・デザイン・ファイルの管理
2.6. タイミング制約の管理
2.7. インテル® FPGA IPコアの紹介
2.8. 他のEDAツールの統合
2.9. プロジェクトのエクスポート、アーカイブ、および移行
2.10. コンパイル結果に影響を与える要因
2.11. プロジェクト管理のベスト・プラクティス
2.12. APIのスクリプト
2.13. プロジェクト管理の改訂履歴
3.1. Quartus IIソフトウェアによるデザイン・プランニング
3.2. デザイン仕様の作成
3.3. 知的財産コアの選択
3.4. システムデザインにおけるPlatform Designerおよびスタンダード・インタフェースの使用
3.5. デバイスの選択
3.6. 開発キット リソース
3.7. デバイス・プログラミング/コンフィグレーションのプランニング
3.8. 消費電力の見積り
3.9. サードパーティー・シミュレーション・ツールの選択
3.10. オンチップ・デバッグ・プランニングのオプション
3.11. デザイン手法とHDLコーディング・スタイル
3.12. 高速合成の実行
3.13. インテル® Quartus® Primeソフトウェアによるデザイン・プランニングの改訂履歴
4.4.1. Verilogコンパイル・ユニットの確認
4.4.2. Entity Auto Discoveryの更新
4.4.3. 各ライブラリーへ個別に異なるVHDL Namespaceの作成
4.4.4. サポートされていないパラメーター・パッシングの削除
4.4.5. 未定義定数をWYSIWYGのインスタンス化から削除
4.4.6. 非標準のプラグマを削除する
4.4.7. 初期値宣言の前にオブジェクト宣言の実行
4.4.8. SystemVerilogファイルでのSystemVerilog機能の制約
4.4.9. Alwaysブロック内でアサインメントの混合使用の回避
4.4.10. 未接続ポートおよび存在しないポートの仕様の回避
4.4.11. 不正なパラメーター範囲の回避
4.4.12. VerilogおよびVHDLタイプのマッピングの更新
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3.1. Quartus IIソフトウェアによるデザイン・プランニング
プラットフォーム・プランニング—物理的制約の初期実現可能性分析—高度なFPGAデザインにおける基本的な初期段階です。 FPGAデバイスの集積度と複雑さが増しており、デザインには複数の設計者がかかわることがよくあります。 システム設計者は、デザイン・ブロックを統合する際にも設計上の問題を解決する必要があります。 ただし、この章のデザイン・プランニングの考慮事項に従って、デザイン・サイクルの早い段階で潜在的な問題を解決することができます。
注: Interface Plannerは、デザイン実装の制約を正確にプランニングするのに役立ちます。 インターフェイスの実装をプロトタイプ化し、 インテル® Arria® 10デバイス用の正式なデバイス・フロアプランを迅速に定義するには、Interface Plannerを使用します。
この章で説明するデザイン・プランニングのガイドラインを読む前に、デザインの優先順位を検討してください。 より多くのデバイス機能、密度、またはパフォーマンス要件により、システムコストが増加する可能性があります。 信号の完全性とボードの問題は、I/Oピンの位置に影響を与える可能性があります。 電力、タイミング性能、面積利用率はすべて相互に影響します。 これらの優先順位を最適化すると、コンパイル時間が影響を受けます。
この インテル® Quartus® Primeソフトウェアは、最適な全体的な結果を得るためにデザインを最適化します。 ただし、電力使用率など、デザインの一面をより最適化するために設定を変更することができます。 特定のツールやデバッグオプションによって、デザインフローに制限が生じる可能性があります。 デザインの優先順位は、デザインに使用するツール、機能、および方法を選択するのに役立ちます。
デバイスファミリーを選択した後、追加のガイドラインがあるかどうかを確認するには、該当するデバイスのドキュメントのデザイン・ガイドラインのセクションを参照してください。