使い始めユーザーガイド: インテル® Quartus® Prime プロ・エディション

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ID 683463
日付 5/07/2018
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ドキュメント目次
ドキュメント目次 x
1. インテル® Quartus® Prime プロ・エディションの紹介 2. インテル® Quartus® Prime プロジェクトの管理 3. Quartus IIソフトウェアによるデザイン・プランニング 4. インテル® Quartus® Prime プロ・エディションへのマイグレーション A. インテル® Quartus® Prime プロ・エディションユーザーガイド
1. インテル® Quartus® Prime プロ・エディションの紹介 x
1.1. インテル® Quartus® Primeのソフトウェア版の選択 1.2. インテル® Quartus® Prime プロ・エディション改訂履歴
2. インテル® Quartus® Prime プロジェクトの管理 x
2.1. インテル® Quartus® Primeプロジェクトの理解 2.2. 基本的なプロジェクト情報の表示 2.3. Compilation Dashboardの使用 2.4. Project Settingsの管理 2.5. ロジック・デザイン・ファイルの管理 2.6. タイミング制約の管理 2.7. インテル® FPGA IPコアの紹介 2.8. 他のEDAツールの統合 2.9. プロジェクトのエクスポート、アーカイブ、および移行 2.10. コンパイル結果に影響を与える要因 2.11. プロジェクト管理のベスト・プラクティス 2.12. APIのスクリプト 2.13. プロジェクト管理の改訂履歴
2.2. 基本的なプロジェクト情報の表示 x
2.2.1. Project Reportsトの表示 2.2.2. プロジェクト・メッセージの表示
2.2.2. プロジェクト・メッセージの表示 x
2.2.2.1. メッセージの抑制 2.2.2.2. メッセージ抑制方法
2.4. Project Settingsの管理 x
2.4.1. Project Settingsの最適化
2.4.1. Project Settingsの最適化 x
2.4.1.1. Design Space Explorer IIの最適化 2.4.1.2. プロジェクト・リビジョンによる最適化 2.4.1.3. プロジェクトのコピー 2.4.1.4. コンパイラー・アサインメントのコピー（バック・アノテーション）
2.5. ロジック・デザイン・ファイルの管理 x
2.5.1. デザイン・ライブラリーの組み込み
2.5.1. デザイン・ライブラリーの組み込み x
2.5.1.1. デザイン・ライブラリーの指定
2.7. インテル® FPGA IPコアの紹介 x
2.7.1. IP Catalog とパラメーター・エディター 2.7.2. IPコアの生成 (インテルQuartus Primeプロ・エディション) 2.7.3. IPバリエーションの変更 2.7.4. 期限切れのIPコアのアップグレード 2.7.5. インテル® FPGA IPコアのシミュレーション 2.7.6. その他のEDAツールでのIPコアの合成 2.7.7. HDLでの直接インスタンス化 2.7.8. IEEE 1735暗号化規格のサポート
2.7.1. IP Catalog とパラメーター・エディター x
2.7.1.1. パラメーター・エディター 2.7.1.2. IPカタログへのIPコアの追加 2.7.1.3. IPの一般設定 2.7.1.4. インテル® FPGA IP コアのインストールとライセンス取得
2.7.2. IPコアの生成 (インテルQuartus Primeプロ・エディション) x
2.7.2.1. IP コア生成の出力 ( インテル® Quartus® Prime プロ・エディション) 2.7.2.2. IPコアの生成のスクリプト化
2.7.4. 期限切れのIPコアのアップグレード x
2.7.4.1. コマンドラインでのIPコアのアップグレード 2.7.4.2. 別のデバイスへのIPコアの移行 2.7.4.3. IPまたはPlatform Designerシステムのアップグレードに関するトラブルシューティング
2.7.5. インテル® FPGA IPコアのシミュレーション x
2.7.5.1. 生成されるシステム・シミュレーション・ファイル 2.7.5.2. IPシミュレーションのスクリプティング
2.7.5.2. IPシミュレーションのスクリプティング x
2.7.5.2.1. 組み合わせたシミュレーターのセットアップ・スクリプトの生成
2.7.7. HDLでの直接インスタンス化 x
2.7.7.1. トップレベルVerilog HDLモジュールの例 2.7.7.2. トップレベルVHDLモジュールの例
2.9. プロジェクトのエクスポート、アーカイブ、および移行 x
2.9.1. コンパイル・データベースのエクスポート 2.9.2. プロジェクトのアーカイブ 2.9.3. 外部リビジョン・コントロールの使用 2.9.4. オペレーティング・システム間でのプロジェクトの移行
2.9.1. コンパイル・データベースのエクスポート x
2.9.1.1. バージョン互換のデザイン・コンパイル・データベースのエクスポート 2.9.1.2. バージョン互換のデザイン・コンパイル・データベースのインポート 2.9.1.3. デザイン・パーティションのエクスポート
2.9.2. プロジェクトのアーカイブ x
2.9.2.1. 手動でアーカイブへのファイルの追加 2.9.2.2. サービス依頼のためのプロジェクトのアーカイブ
2.9.3. 外部リビジョン・コントロールの使用 x
2.9.3.1. 外部リビジョン・コントロールに含めるファイル
2.9.4. オペレーティング・システム間でのプロジェクトの移行 x
2.9.4.1. デザインファイルとライブラリーの移行 2.9.4.2. デザイン・ライブラリーの移行ガイドライン
2.9.4.1. デザインファイルとライブラリーの移行 x
2.9.4.1.1. 相対パス
2.12. APIのスクリプト x
2.12.1. Project Settingsのスクリプト 2.12.2. Create Revisionのコマンド 2.12.3. Delete Revisionのコマンド 2.12.4. Get Project Revisionsのコマンド 2.12.5. Set Current Revisionのコマンド 2.12.6. プロジェクト・アーカイブのコマンド
2.12.6. プロジェクト・アーカイブのコマンド x
2.12.6.1. プロジェクト・アーカイブの作成 2.12.6.2. アーカイブされたプロジェクトの復元
3. Quartus IIソフトウェアによるデザイン・プランニング x
3.1. Quartus IIソフトウェアによるデザイン・プランニング 3.2. デザイン仕様の作成 3.3. 知的財産コアの選択 3.4. システムデザインにおけるPlatform Designerおよびスタンダード・インタフェースの使用 3.5. デバイスの選択 3.6. 開発キット リソース 3.7. デバイス・プログラミング/コンフィグレーションのプランニング 3.8. 消費電力の見積り 3.9. サードパーティー・シミュレーション・ツールの選択 3.10. オンチップ・デバッグ・プランニングのオプション 3.11. デザイン手法とHDLコーディング・スタイル 3.12. 高速合成の実行 3.13. インテル® Quartus® Primeソフトウェアによるデザイン・プランニングの改訂履歴
3.5. デバイスの選択 x
3.5.1. デバイスの移行プランニング
3.6. 開発キット リソース x
3.6.1. 新しいプロジェクト用の開発キットの指定 3.6.2. 既存プロジェクトの開発キットの指定 3.6.3. EPM240Gのピン・アサインメント
3.9. サードパーティー・シミュレーション・ツールの選択 x
3.9.1. 合成ツール 3.9.2. シミュレーション・ツール 3.9.3. フォーマル検証ツール
3.11. デザイン手法とHDLコーディング・スタイル x
3.11.1. デザイン上の推奨事項 3.11.2. 推奨HDLコーディング・スタイル 3.11.3. メタスタビリティーの管理
4. インテル® Quartus® Prime プロ・エディションへのマイグレーション x
4.1. プロ･エディションのプロジェクト・ファイルを別の位置に保存する 4.2. プロジェクト・アサインメントと制約のアップグレード 4.3. IP コアとQsys システムのアップデート 4.4. 非準拠デザインRTLの更新 4.5. インテル® Quartus® Prime プロ・エディションの改訂履歴
4.2. プロジェクト・アサインメントと制約のアップグレード x
4.2.1. エンティティ名のアサインメントの変更 4.2.2. タイミング制約のエンティティ名の解決 4.2.3. 生成したノード名のアサインメントの確認 4.2.4. LogicLock領域の置換 4.2.5. SignalTap IIロジック・アナライザ・ファイルの編集 4.2.6. サポートされていない機能のアサインメントの削除
4.2.4. LogicLock領域の置換 x
4.2.4.1. Logic Lock領域割り当ての例
4.4. 非準拠デザインRTLの更新 x
4.4.1. Verilogコンパイル・ユニットの確認 4.4.2. Entity Auto Discoveryの更新 4.4.3. 各ライブラリーへ個別に異なるVHDL Namespaceの作成 4.4.4. サポートされていないパラメーター・パッシングの削除 4.4.5. 未定義定数をWYSIWYGのインスタンス化から削除 4.4.6. 非標準のプラグマを削除する 4.4.7. 初期値宣言の前にオブジェクト宣言の実行 4.4.8. SystemVerilogファイルでのSystemVerilog機能の制約 4.4.9. Alwaysブロック内でアサインメントの混合使用の回避 4.4.10. 未接続ポートおよび存在しないポートの仕様の回避 4.4.11. 不正なパラメーター範囲の回避 4.4.12. VerilogおよびVHDLタイプのマッピングの更新
4.4.1. Verilogコンパイル・ユニットの確認 x
4.4.1.1. Verilog HDLコンフィグレーションのインスタンス化
1. インテル® Quartus® Prime プロ・エディションの紹介
2. インテル® Quartus® Prime プロジェクトの管理
3. Quartus IIソフトウェアによるデザイン・プランニング
4. インテル® Quartus® Prime プロ・エディションへのマイグレーション
A. インテル® Quartus® Prime プロ・エディションユーザーガイド

2.13. プロジェクト管理の改訂履歴

ドキュメント・バージョン バージョン 変更内容
2018.05.07 18.0.0
  • 「使い始めのユーザーガイド」の章の初期リリース。
  • 選択されたパーティション・オプションにExporting a Design Partitionを追加して、前提条件ステップを追加して、そして別のトピックで取り上げるインポートステップを削除するにはデザイン・パーティションのエクスポートを修正。
  • チームベース・デザインの管理のタイトルをプロジェクトのエクスポート、アーカイブ、および移行に変更し、コンテンツを更新。
  • ソフトウェア・バージョン間でのコンパイル結果の移行のタイトルをコンパイル・データベースのエクスポートに変更し、コンテンツを更新。
  • 結果データベースのエクスポートのタイトルをバージョン互換のデザイン・コンパイル・データベースのエクスポートに変更し、コンテンツを更新。
  • 結果データベースのインポートのタイトルをバージョン互換のデザイン・コンパイル・データベースのインポートに変更し、コンテンツを更新。
  • プロジェクト・データベースのクリーニングのタイトルをプロジェクト・コンパイル・データベースのクリーニングに変更。
  • 最新のIP名については、IPカタログとパラメーター・エディターのスクリーンショットを更新。
日付 バージョン 変更内容
2017.11.06 17.1.0
  • Intel® 標準の製品ブランディングを改訂。
  • Intel® FPGA IP Evaluation Mode（旧OpenCore）のトピックを改訂。
  • export_designコマンドのコンテンツから-compatible属性を削除。
  • 図：Project NavigatorのIPアップグレード・アラートを更新。
  • 更新されたIPコア・アップグレード・ステータスのテーブルに新しいアイコンが追加され、IPコンポーネントの古いステータスを追加。
2017.05.08 17.0.0
  • プロジェクト・タスク・ペインを追加し、新しいプロジェクト・ウィザードを更新。
  • 同時解析を表示するコンパイル・ダッシュボード・イメージを更新。
  • 設定ダイアログボックスのスクリーンショットからスマート・コンパイル・オプションを削除。
  • 最新のGUIのためのIPカタログ・スクリーンショットを更新。
  • Back-Annotate Assignmentsコマンドにトピックを追加。
2016.10.31 16.1.0
  • コンパイルの段階とスナップショットへの参照を追加。
  • リビジョン比較のサポートを削除。
  • インテル® Quartus® Prime プロ・エディションスタンドアロンIP生成中の.ipファイル作成に関する参照を追加。
  • IPコア生成出力ファイルリストと図を更新。
  • IPコア暗号化トピックのサポートを追加。
  • Intelにブランド名をに変更 。
2016.05.03 16.0.0
  • 複数のプロセッサーを使用する場合のシリアル等価に関するステートメントを削除。
  • 「コンパイル結果の保存」を追加。
2016.02.09 15.1.1
  • 組み合わせたシミュレーターのセットアップ・スクリプトの生成
  • Save project output files in specified directoryオプションの位置を明確化。
2015.11.02 15.1.0
  • バージョンに依存しないIPシミュレーション・スクリプトの生成を追加。
  • サポートされているシミュレーター用のサンプルIPシミュレーション・スクリプト・テンプレートを追加。
  • トップレベル・スクリプトにIPシミュレーション・スクリプトを組み込むことを追加。
  • トラブルシューティングIPアップグレードのトピックを追加。.
  • GUIの変更に関するIPカタログとパラメーター・エディターの説明を更新。
  • IP コアとQsys システム向けに生成されるファイルを更新。
  • 表記をQuartus II から インテル® Quartus® Prime へ変更。
2015.05.04 15.0.0
  • デザイン・テンプレート機能の説明を追加。
  • DSE II GUIのスクリーンショットを更新。
  • qsys_script IPコアのインスタンス化情報を追加。
  • インスタンス名とエンティティ名の生成と処理の変更について説明。
2014.12.15 14.1.0
  • DSE IIのGUIおよび最適化のためのコンテンツを更新。
  • 合成ファイルの再生成の頻度とIPファイルのプロジェクトへの自動追加を制御する新しいAssignments > Settings > IP Settingsについての情報を追加。
2014.08.18

14.0a10.0
  • Arria 10デバイスを対象としたIPコアのパラメーター指定に関する情報を追加。
  • Arria 10デバイスを対象としたバージョン14.0a10の最新のIP出力に関する情報を追加。
  • IPコアの最新のデバイスへの個々の移行に関する情報を追加。
  • 既存のIPバリエーションの編集に関する情報を追加。
2014.06.30 14.0.0
  • MegaWizard Plug-In Manager の情報をIP カタログに置き換え。
  • IP コアのアップグレードに関する一般的な情報を追加。
  • 標準的なインストールおよびライセンス情報を追加。
  • 古いデバイスサポートの情報を削除。
2013年11月 13.1.0
  • DITA形式への変換。
2013年5月 13.0.0
  • 使いやすさとアップデートされた情報を改善するためをオーバーホール。
2012年6月 12.0.0
  • 調査リンクを削除。
  • VERILOG_INCLUDE_FILEの情報を更新。
2011年11月 10.1.1 テンプレートを更新。
2010年12月 10.1.0
  • 軽微な修正。ドキュメントのテンプレートを更新。
  • 表4-1、表4-6、表4-2を削除。
  • Classic Timing Analyzerへの参照を削除。
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レベル 2 の表題