使い始めユーザーガイド: インテル® Quartus® Prime プロ・エディション

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ID 683463
日付 5/07/2018
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ドキュメント目次
ドキュメント目次 x
1. インテル® Quartus® Prime プロ・エディションの紹介 2. インテル® Quartus® Prime プロジェクトの管理 3. Quartus IIソフトウェアによるデザイン・プランニング 4. インテル® Quartus® Prime プロ・エディションへのマイグレーション A. インテル® Quartus® Prime プロ・エディションユーザーガイド
1. インテル® Quartus® Prime プロ・エディションの紹介 x
1.1. インテル® Quartus® Primeのソフトウェア版の選択 1.2. インテル® Quartus® Prime プロ・エディション改訂履歴
2. インテル® Quartus® Prime プロジェクトの管理 x
2.1. インテル® Quartus® Primeプロジェクトの理解 2.2. 基本的なプロジェクト情報の表示 2.3. Compilation Dashboardの使用 2.4. Project Settingsの管理 2.5. ロジック・デザイン・ファイルの管理 2.6. タイミング制約の管理 2.7. インテル® FPGA IPコアの紹介 2.8. 他のEDAツールの統合 2.9. プロジェクトのエクスポート、アーカイブ、および移行 2.10. コンパイル結果に影響を与える要因 2.11. プロジェクト管理のベスト・プラクティス 2.12. APIのスクリプト 2.13. プロジェクト管理の改訂履歴
2.2. 基本的なプロジェクト情報の表示 x
2.2.1. Project Reportsトの表示 2.2.2. プロジェクト・メッセージの表示
2.2.2. プロジェクト・メッセージの表示 x
2.2.2.1. メッセージの抑制 2.2.2.2. メッセージ抑制方法
2.4. Project Settingsの管理 x
2.4.1. Project Settingsの最適化
2.4.1. Project Settingsの最適化 x
2.4.1.1. Design Space Explorer IIの最適化 2.4.1.2. プロジェクト・リビジョンによる最適化 2.4.1.3. プロジェクトのコピー 2.4.1.4. コンパイラー・アサインメントのコピー（バック・アノテーション）
2.5. ロジック・デザイン・ファイルの管理 x
2.5.1. デザイン・ライブラリーの組み込み
2.5.1. デザイン・ライブラリーの組み込み x
2.5.1.1. デザイン・ライブラリーの指定
2.7. インテル® FPGA IPコアの紹介 x
2.7.1. IP Catalog とパラメーター・エディター 2.7.2. IPコアの生成 (インテルQuartus Primeプロ・エディション) 2.7.3. IPバリエーションの変更 2.7.4. 期限切れのIPコアのアップグレード 2.7.5. インテル® FPGA IPコアのシミュレーション 2.7.6. その他のEDAツールでのIPコアの合成 2.7.7. HDLでの直接インスタンス化 2.7.8. IEEE 1735暗号化規格のサポート
2.7.1. IP Catalog とパラメーター・エディター x
2.7.1.1. パラメーター・エディター 2.7.1.2. IPカタログへのIPコアの追加 2.7.1.3. IPの一般設定 2.7.1.4. インテル® FPGA IP コアのインストールとライセンス取得
2.7.2. IPコアの生成 (インテルQuartus Primeプロ・エディション) x
2.7.2.1. IP コア生成の出力 ( インテル® Quartus® Prime プロ・エディション) 2.7.2.2. IPコアの生成のスクリプト化
2.7.4. 期限切れのIPコアのアップグレード x
2.7.4.1. コマンドラインでのIPコアのアップグレード 2.7.4.2. 別のデバイスへのIPコアの移行 2.7.4.3. IPまたはPlatform Designerシステムのアップグレードに関するトラブルシューティング
2.7.5. インテル® FPGA IPコアのシミュレーション x
2.7.5.1. 生成されるシステム・シミュレーション・ファイル 2.7.5.2. IPシミュレーションのスクリプティング
2.7.5.2. IPシミュレーションのスクリプティング x
2.7.5.2.1. 組み合わせたシミュレーターのセットアップ・スクリプトの生成
2.7.7. HDLでの直接インスタンス化 x
2.7.7.1. トップレベルVerilog HDLモジュールの例 2.7.7.2. トップレベルVHDLモジュールの例
2.9. プロジェクトのエクスポート、アーカイブ、および移行 x
2.9.1. コンパイル・データベースのエクスポート 2.9.2. プロジェクトのアーカイブ 2.9.3. 外部リビジョン・コントロールの使用 2.9.4. オペレーティング・システム間でのプロジェクトの移行
2.9.1. コンパイル・データベースのエクスポート x
2.9.1.1. バージョン互換のデザイン・コンパイル・データベースのエクスポート 2.9.1.2. バージョン互換のデザイン・コンパイル・データベースのインポート 2.9.1.3. デザイン・パーティションのエクスポート
2.9.2. プロジェクトのアーカイブ x
2.9.2.1. 手動でアーカイブへのファイルの追加 2.9.2.2. サービス依頼のためのプロジェクトのアーカイブ
2.9.3. 外部リビジョン・コントロールの使用 x
2.9.3.1. 外部リビジョン・コントロールに含めるファイル
2.9.4. オペレーティング・システム間でのプロジェクトの移行 x
2.9.4.1. デザインファイルとライブラリーの移行 2.9.4.2. デザイン・ライブラリーの移行ガイドライン
2.9.4.1. デザインファイルとライブラリーの移行 x
2.9.4.1.1. 相対パス
2.12. APIのスクリプト x
2.12.1. Project Settingsのスクリプト 2.12.2. Create Revisionのコマンド 2.12.3. Delete Revisionのコマンド 2.12.4. Get Project Revisionsのコマンド 2.12.5. Set Current Revisionのコマンド 2.12.6. プロジェクト・アーカイブのコマンド
2.12.6. プロジェクト・アーカイブのコマンド x
2.12.6.1. プロジェクト・アーカイブの作成 2.12.6.2. アーカイブされたプロジェクトの復元
3. Quartus IIソフトウェアによるデザイン・プランニング x
3.1. Quartus IIソフトウェアによるデザイン・プランニング 3.2. デザイン仕様の作成 3.3. 知的財産コアの選択 3.4. システムデザインにおけるPlatform Designerおよびスタンダード・インタフェースの使用 3.5. デバイスの選択 3.6. 開発キット リソース 3.7. デバイス・プログラミング/コンフィグレーションのプランニング 3.8. 消費電力の見積り 3.9. サードパーティー・シミュレーション・ツールの選択 3.10. オンチップ・デバッグ・プランニングのオプション 3.11. デザイン手法とHDLコーディング・スタイル 3.12. 高速合成の実行 3.13. インテル® Quartus® Primeソフトウェアによるデザイン・プランニングの改訂履歴
3.5. デバイスの選択 x
3.5.1. デバイスの移行プランニング
3.6. 開発キット リソース x
3.6.1. 新しいプロジェクト用の開発キットの指定 3.6.2. 既存プロジェクトの開発キットの指定 3.6.3. EPM240Gのピン・アサインメント
3.9. サードパーティー・シミュレーション・ツールの選択 x
3.9.1. 合成ツール 3.9.2. シミュレーション・ツール 3.9.3. フォーマル検証ツール
3.11. デザイン手法とHDLコーディング・スタイル x
3.11.1. デザイン上の推奨事項 3.11.2. 推奨HDLコーディング・スタイル 3.11.3. メタスタビリティーの管理
4. インテル® Quartus® Prime プロ・エディションへのマイグレーション x
4.1. プロ･エディションのプロジェクト・ファイルを別の位置に保存する 4.2. プロジェクト・アサインメントと制約のアップグレード 4.3. IP コアとQsys システムのアップデート 4.4. 非準拠デザインRTLの更新 4.5. インテル® Quartus® Prime プロ・エディションの改訂履歴
4.2. プロジェクト・アサインメントと制約のアップグレード x
4.2.1. エンティティ名のアサインメントの変更 4.2.2. タイミング制約のエンティティ名の解決 4.2.3. 生成したノード名のアサインメントの確認 4.2.4. LogicLock領域の置換 4.2.5. SignalTap IIロジック・アナライザ・ファイルの編集 4.2.6. サポートされていない機能のアサインメントの削除
4.2.4. LogicLock領域の置換 x
4.2.4.1. Logic Lock領域割り当ての例
4.4. 非準拠デザインRTLの更新 x
4.4.1. Verilogコンパイル・ユニットの確認 4.4.2. Entity Auto Discoveryの更新 4.4.3. 各ライブラリーへ個別に異なるVHDL Namespaceの作成 4.4.4. サポートされていないパラメーター・パッシングの削除 4.4.5. 未定義定数をWYSIWYGのインスタンス化から削除 4.4.6. 非標準のプラグマを削除する 4.4.7. 初期値宣言の前にオブジェクト宣言の実行 4.4.8. SystemVerilogファイルでのSystemVerilog機能の制約 4.4.9. Alwaysブロック内でアサインメントの混合使用の回避 4.4.10. 未接続ポートおよび存在しないポートの仕様の回避 4.4.11. 不正なパラメーター範囲の回避 4.4.12. VerilogおよびVHDLタイプのマッピングの更新
4.4.1. Verilogコンパイル・ユニットの確認 x
4.4.1.1. Verilog HDLコンフィグレーションのインスタンス化
1. インテル® Quartus® Prime プロ・エディションの紹介
2. インテル® Quartus® Prime プロジェクトの管理
3. Quartus IIソフトウェアによるデザイン・プランニング
4. インテル® Quartus® Prime プロ・エディションへのマイグレーション
A. インテル® Quartus® Prime プロ・エディションユーザーガイド

3.13. インテル® Quartus® Primeソフトウェアによるデザイン・プランニングの改訂履歴

ドキュメント・バージョン バージョン 変更内容
2018.05.07 18.0 使い始めのユーザーガイドの別の章としての初期リリース。
日付 バージョン 変更内容
2017.11.06 17.1.0
  • 表記をQuartus IIから Intel® FPGA IP Evaluation Modeへ変更
  • QsysのインスタンスをPlatform Designer（標準）に変更
2017.05.08 17.0.0
  • 統合合成への言及を削除。
2016.10.31 16.1.0
  • インテルのブランド変更を実施。
2016.05.03 16.0.0 開発キットの選択に関する情報を追加。
2015.11.02 15.1.0
  • 表記をQuartus II から インテル® Quartus® Prime へ変更
2015.05.04 15.0.0 早期タイミング見積もり機能のサポートを削除。
2014.06.30 14.0.0 新しいドキュメント形式に更新。
2013年11月 13.1.0 HardCopyデバイス情報を削除。
2012年11月 12.1.0 早期ピン計画機能の変更のためのに更新。
2012年6月 12.0.0 編集の更新。
2011年11月 11.0.1 テンプレートを更新。
2011年5月 11.0.0
  • 「デザイン仕様の作成」のQsysを使用したSystem Designへのリンクを追加
  • 「同時スイッチングノイズ解析」を更新
2010年12月 10.1.0
  • 軽微な修正。ドキュメントのテンプレートを更新。
  • Qsysシステム統合ツールに関する情報を含む「システムデザインと標準インターフェイス」を更新。
  • 「デバイス選択」の製品セレクタへのリンクを追加。
  • 「オンチップ・デバッグ・オプションの計画」の情報を新しい表に変換（表1-1）
2010年7月 10.0.0
  • 新しいセクション「システムデザイン」を追加
  • デバッグツールに関する詳細は、「オンチップ・デバッグ・オプションの計画」から削除し、詳細は他のハンドブックの章を参照。
  • 「参考資料」の項を削除。
  • 章全体を通した他の情報を更新。
2009年11月 9.1.0
  • 「デザイン仕様の作成」に詳細を追加
  • 「知的財産の選択」に詳細を追加
  • 「デバイス選択」に関する最新情報を更新。
  • 「デバイス移行計画」への参照を追加。
  • 「デバイスのプログラミングまたは構成の計画」の情報を削除。
  • 「初期電力推定」に詳細を追加
  • 「早期ピン計画とI/O解析」に関する最新情報を更新。
  • I/O解析のためのトップレベルのデザイン・ファイルの作成を更新。
  • デザイン・パーティションの作成を更新。
2009年3月 9.0.0
  • 内容に変更なし。
2008年11月 8.1.0
  • ページサイズを8-1/2 x 11に変更。内容に変更なし
2008年5月 8.0.0
  • 編成を変更。
  • 「設計仕様の作成」を追加。
  • 「インシステム・デザインのデバッグ」セクションへの参照を追加。
  • 「デザインプラクティスとHDLコーディングスタイル」の詳細を追加。
  • インクリメンタル・コンパイル・パーティションとフロアプランの割り当てのベスト・プラクティスの章への参照を追加。
  • Quartus II Language Templatesへの参照を追加。
関連情報
レベル 2 の表題