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Ixiasoft
2.11.1. ユーザーロジックへのTX MACインターフェイス
2.11.2. ユーザーロジックへのRX MACインターフェイス
2.11.3. ユーザーロジックへのTX PCSインターフェイス
2.11.4. ユーザーロジックへのRX PCSインターフェイス
2.11.5. FlexEおよびOTNモードのTXインターフェイス
2.11.6. FlexEおよびOTNモードのRXインターフェイス
2.11.7. ユーザーロジックへのTXカスタムPCSインターフェイス
2.11.8. ユーザーロジックへのRXカスタムPCSインターフェイス
2.11.9. PMA Direct Interface
2.11.10. Custom Rate Interface
2.11.11. Deterministic Latency Interface
2.11.12. 1588 PTP Interface
2.11.13. イーサネット・リンクおよびトランシーバー信号
2.11.14. リコンフィグレーション・インターフェイスおよび信号
2.11.15. その他のステータスとデバッグ信号
2.11.16. リセット信号
2.11.17. クロック
2.11.17.1.1. シングル25Gイーサネット・チャネル (FEC付き)
2.11.17.1.2. シングル10Gイーサネット・チャネル (FECなし)
2.11.17.1.3. シングルFECブロック内の4つの25Gイーサネット・チャネル (FEC付き)
2.11.17.1.4. イーサネット25G x 4 (FECがオフ)
2.11.17.1.5. 10/25Gイーサネット・チャネル (PTP付き、外部AIBクロッキングなし)
2.11.17.1.6. 25Gイーサネット・チャネル (PTPおよび外部AIBクロッキング付き)
2.11.17.1.7. 100Gイーサネット (集約FEC付き)
2.12.1.1. ANLT Sequencer Config
2.12.1.2. ANLT Sequencer Status
2.12.1.3. Auto Negotiation Config Register 1
2.12.1.4. Auto Negotiation Config 2
2.12.1.5. Auto Negotiation Status Register
2.12.1.6. Auto Negotiation Config Register 3
2.12.1.7. Auto Negotiation Config Register 4
2.12.1.8. Auto Negotiation Config Register 5
2.12.1.9. Auto Negotiation Status Register 1
2.12.1.10. Auto Negotiation Status Register 2
2.12.1.11. Auto Negotiation Status Register 3
2.12.1.12. Auto Negotiation Status Register 4
2.12.1.13. Auto Negotiation Status Register 5
2.12.1.14. AN Channel Override
2.12.1.15. Link Training Config Register 1
2.12.1.16. Link Training Status Register 1
2.12.1.17. Link Training Config Register for Lane 0
2.12.1.18. Link Training Config Register for Lane 1
2.12.1.19. Link Training Config Register for Lane 2
2.12.1.20. Link Training Config Register for Lane 3
2.12.2.1. PHY Module Revision ID
2.12.2.2. PHY Scratch Register
2.12.2.3. PHY Configuration
2.12.2.4. RX CDR PLL Locked
2.12.2.5. TX Datapath Ready
2.12.2.6. Frame Errors Detected
2.12.2.7. Clear Frame Errors
2.12.2.8. RX PCS Status for AN/LT
2.12.2.9. PCS Error Injection
2.12.2.10. Alignment Marker Lock
2.12.2.11. Change in RX PCS Deskew Status
2.12.2.12. BER Count
2.12.2.13. Transfer Ready (AIB reset) Status for EHIP, ELANE, and PTP Channels
2.12.2.14. EHIP, ELANE, and RS-FEC Reset Status
2.12.2.15. PCS Virtual Lane 0
2.12.2.16. PCS Virtual Lane 1
2.12.2.17. PCS Virtual Lane 2
2.12.2.18. PCS Virtual Lane 3
2.12.2.19. Recovered Clock Frequency in KHz
2.12.2.20. TX Clock Frequency in KHz
2.12.2.21. Configuration Fields for TX PLD
2.12.2.22. Status for TX PLDs
2.12.2.23. Status for Dynamic Deskew Buffer
2.12.2.24. Configuration for RX PLD Block
2.12.2.25. Configuration for RX PCS
2.12.2.26. BIP Counter 0
2.12.2.27. BIP Counter 1
2.12.2.28. BIP Counter 2
2.12.2.29. BIP Counter 3
2.12.2.30. BIP Counter 4
2.12.2.31. BIP Counter 5
2.12.2.32. BIP Counter 6
2.12.2.33. BIP Counter 7
2.12.2.34. BIP Counter 8
2.12.2.35. BIP Counter 9
2.12.2.36. BIP Counter 10
2.12.2.37. BIP Counter 11
2.12.2.38. BIP Counter 12
2.12.2.39. BIP Counter 13
2.12.2.40. BIP Counter 14
2.12.2.41. BIP Counter 15
2.12.2.42. BIP Counter 16
2.12.2.43. BIP Counter 17
2.12.2.44. BIP Counter 18
2.12.2.45. BIP Counter 19
2.12.2.46. Timer Window for Hi-BER Checks
2.12.2.47. Hi-BER Frame Errors
2.12.2.48. Error Block Count
2.12.2.49. Deskew Depth 0
2.12.2.50. Deskew Depth 1
2.12.2.51. Deskew Depth 2
2.12.2.52. Deskew Depth 3
2.12.2.53. RX PCS Test Error Count
2.12.3.1. TX MAC Module Revision ID
2.12.3.2. TX MAC Scratch Register
2.12.3.3. Link Fault Configuration
2.12.3.4. IPG Words to remove per Alignment Marker Period
2.12.3.5. Maximum TX Frame Size
2.12.3.6. TX MAC Configuration
2.12.3.7. EHIP TX MAC Feature Configuration
2.12.3.8. TX MAC Source Address Lower Bytes
2.12.3.9. TX MAC Source Address Higher Bytes
2.12.5.1. TXSFC Module Revision ID
2.12.5.2. TX SFC Scratch Register
2.12.5.3. Enable TX Pause Ports
2.12.5.4. TX Pause Request
2.12.5.5. Enable Automatic TX Pause Retransmission
2.12.5.6. Retransmit Holdoff Quanta
2.12.5.7. Retransmit Pause Quanta
2.12.5.8. Enable TX XOFF
2.12.5.9. Enable Uniform Holdoff
2.12.5.10. Set Uniform Holdoff
2.12.5.11. Lower 4 bytes of the Destination address for Flow Control
2.12.5.12. Higher 2 bytes of the Destination address for Flow Control
2.12.5.13. Lower 4 bytes of the Source address for Flow Control frames
2.12.5.14. Higher 2 bytes of the Source address for Flow Control frames
2.12.5.15. TX Flow Control Feature Configuration
2.12.5.16. Pause Quanta 0
2.12.5.17. Pause Quanta 1
2.12.5.18. Pause Quanta 2
2.12.5.19. Pause Quanta 3
2.12.5.20. Pause Quanta 4
2.12.5.21. Pause Quanta 5
2.12.5.22. Pause Quanta 6
2.12.5.23. Pause Quanta 7
2.12.5.24. PFC Holdoff Quanta 0
2.12.5.25. PFC Holdoff Quanta 1
2.12.5.26. PFC Holdoff Quanta 2
2.12.5.27. PFC Holdoff Quanta 3
2.12.5.28. PFC Holdoff Quanta 4
2.12.5.29. PFC Holdoff Quanta 5
2.12.5.30. PFC Holdoff Quanta 6
2.12.5.31. PFC Holdoff Quanta 7
2.12.5.32. RXSFC Module Revision ID
2.12.5.33. RXSFC Scratch Register
2.12.5.34. Enable RX Pause Frame Processing
2.12.5.35. Forward Flow Control Frames
2.12.5.36. Lower 4 bytes of the Destination address for RX Pause Frames
2.12.5.37. Higher 2 bytes of the Destination address for RX Pause Frames
2.12.5.38. RX Flow Control Feature Configuration
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2.9.1.1.5. フレーム・チェック・シーケンス (CRC-32) の挿入
TXクライアント・インターフェイスの i_skip_crc 信号がアサートされない限り、TX MACでは、送信されたMACフレームにフレーム・チェック・シーケンス (FCS) を計算して挿入します。FCSフィールドには、32ビット巡回冗長検査 (CRC32) 値が含まれます。MACで計算するフレームバイト上のCRC32には、送信元アドレス、送信先アドレス、長さ/タイプフィールド、データ、およびパッド (該当する場合) が含まれています。FCS計算では、プリアンブルおよびSFDは除外されます。符号化の定義は、次の生成多項式で行います。
FCS(X) = X32 +X26 +X23 +X22 +X16 +X12 +X11 +X10 +X8 +X7 +X5 +X4 +X2 +X1 +1
CRCビットの送信には、まずMSB (X32) を使用します。
i_skip_crc のアサートが、フレームデータの書き込み中に行われると、TX MACによるFCSのフレームの最後への付加はされません。これによって結果のパケットが無効になります。例外は、フレームデータの最後の4バイトが正しく計算されたFCS値の場合です。
関連情報