Eタイル ハードIPユーザーガイド: イーサネット インテルFPGA IP向けEタイル ハードIPおよび EタイルCPRI PHYインテルFPGA IP

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ID 683468
日付 5/17/2019
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ドキュメント目次
ドキュメント目次 x
1. EタイルハードIPユーザーガイドについて 2. イーサネット インテルFPGA IP向けEタイル ハードIPコアについて 3. EタイルCPRI PHYについて 4. E-Tile Channel Placement Tool 5. EタイルハードIPユーザーガイド・アーカイブ 6. Eタイル ハードIPユーザーガイド改訂履歴
2. イーサネット インテルFPGA IP向けEタイル ハードIPコアについて x
2.1. イーサネット インテルFPGA IP向けEタイル ハードIPのサポート機能 2.2. イーサネット インテルFPGA IP向けEタイル ハードIP の概要 2.3. IPコア・デバイス・ファミリーおよびスピードグレードのサポート 2.4. IPコアの検証 2.5. リソース使用率 2.6. リリース情報 2.7. 基本の使い方 2.8. イーサネット インテルFPGA IP向けEタイル ハードIP のパラメーター 2.9. 機能の説明 2.10. リセット 2.11. インターフェイスおよび信号 2.12. リコンフィグレーションおよびステータスレジスターの説明
2.3. IPコア・デバイス・ファミリーおよびスピードグレードのサポート x
2.3.1. イーサネット インテルFPGA IP向けEタイル ハードIP デバイスファミリーのサポート 2.3.2. イーサネット インテルFPGA IP向けEタイル ハードIPデバイスのスピードグレード
2.4. IPコアの検証 x
2.4.1. シミュレーション環境 2.4.2. コンパイルのチェック 2.4.3. ハードウェアのテスト
2.7. 基本の使い方 x
2.7.1. インテル® FPGA IPコアのインストールとライセンス取得 2.7.2. IPコアのパラメーターおよびオプションの指定 2.7.3. 生成ファイルの構造 2.7.4. IPコアのデザインへの統合 2.7.5. IPコア・テストベンチ 2.7.6. フルデザインのコンパイル
2.7.1. インテル® FPGA IPコアのインストールとライセンス取得 x
2.7.1.1. Intel® FPGA IP Evaluation Mode
2.7.4. IPコアのデザインへの統合 x
2.7.4.1. チャネル配置 2.7.4.2. ピン･アサインメント 2.7.4.3. クロック要件 2.7.4.4. 1588 PTP機能付きバリエーション用の外付けTime-of-Day-dayモジュール
2.7.4.1. チャネル配置 x
2.7.4.1.1. ガイドラインおよび制限
2.8. イーサネット インテルFPGA IP向けEタイル ハードIP のパラメーター x
2.8.1. パラメーター・エディターのパラメーター 2.8.2. RTLパラメーター
2.9. 機能の説明 x
2.9.1. イーサネット インテルFPGA IP向けEタイル ハードIPのMAC 2.9.2. PCS、OTN、FlexE、およびカスタムPCSモード 2.9.3. オートネゴシエーションおよびリンク・トレーニング 2.9.4. TXおよびRX RS-FEC 2.9.5. PMAダイレクトモード 2.9.6. ダイナミック・リコンフィグレーション
2.9.1. イーサネット インテルFPGA IP向けEタイル ハードIPのMAC x
2.9.1.1. MAC TXデータパス 2.9.1.2. MAC ＲXデータパス 2.9.1.3. PAUSEまたはプライオリティー・フロー・コントロール (PFC) を使用した輻輳およびフロー・コントロール 2.9.1.4. 一時停止制御および生成インターフェイス 2.9.1.5. 一時停止制御フレームのフィルタリング 2.9.1.6. リンク障害シグナリング 2.9.1.7. イーサネット送信の順序 2.9.1.8. 1588 Precision Time Protocolインターフェイス
2.9.1.1. MAC TXデータパス x
2.9.1.1.1. TXプリアンブル、スタート、およびSFD挿入 2.9.1.1.2. 送信元アドレスの挿入 2.9.1.1.3. Length/Typeフィールドの処理 2.9.1.1.4. フレームパディング 2.9.1.1.5. フレーム・チェック・シーケンス (CRC-32) の挿入 2.9.1.1.6. パケット間ギャップの生成と挿入
2.9.1.2. MAC ＲXデータパス x
2.9.1.2.1. RXプリアンブルのプロセシング 2.9.1.2.2. RX厳密SFDチェック 2.9.1.2.3. RX FCSチェック 2.9.1.2.4. RX不正形式パケットの処理 2.9.1.2.5. RXフレームからのPADバイトおよびFCSバイトの除去 2.9.1.2.6. RXアンダーサイズ・フレーム、オーバーサイズ・フレーム、および長さエラーのあるフレーム 2.9.1.2.7. パケット間ギャップ
2.9.1.3. PAUSEまたはプライオリティー・フロー・コントロール (PFC) を使用した輻輳およびフロー・コントロール x
2.9.1.3.1. XOFFフレーム送信をトリガーする条件 2.9.1.3.2. XOFFフレーム送信をトリガーする条件
2.9.1.6. リンク障害シグナリング x
2.9.1.6.1. リンク障害状態の判別
2.9.1.8. 1588 Precision Time Protocolインターフェイス x
2.9.1.8.1. イーサネット インテルFPGA IP 向けE タイル ハードIPを含む1588システムの実装 2.9.1.8.2. PTP送信機能 2.9.1.8.3. PTP受信機能 2.9.1.8.4. 1588 PTPバリエーション用の外付けTime-of-Dayモジュール 2.9.1.8.5. PTPタイムスタンプ形式およびTOD形式
2.9.2. PCS、OTN、FlexE、およびカスタムPCSモード x
2.9.2.1. PCS Onlyモード 2.9.2.2. OTNモード 2.9.2.3. FlexEモード 2.9.2.4. カスタムPCSモード
2.10. リセット x
2.10.1. リセットシーケンス
2.11. インターフェイスおよび信号 x
2.11.1. ユーザーロジックへのTX MACインターフェイス 2.11.2. ユーザーロジックへのRX MACインターフェイス 2.11.3. ユーザーロジックへのTX PCSインターフェイス 2.11.4. ユーザーロジックへのRX PCSインターフェイス 2.11.5. FlexEおよびOTNモードのTXインターフェイス 2.11.6. FlexEおよびOTNモードのRXインターフェイス 2.11.7. ユーザーロジックへのTXカスタムPCSインターフェイス 2.11.8. ユーザーロジックへのRXカスタムPCSインターフェイス 2.11.9. PMA Direct Interface 2.11.10. Custom Rate Interface 2.11.11. Deterministic Latency Interface 2.11.12. 1588 PTP Interface 2.11.13. イーサネット・リンクおよびトランシーバー信号 2.11.14. リコンフィグレーション・インターフェイスおよび信号 2.11.15. その他のステータスとデバッグ信号 2.11.16. リセット信号 2.11.17. クロック
2.11.14. リコンフィグレーション・インターフェイスおよび信号 x
2.11.14.1. イーサネット・リコンフィグレーション・インターフェイス 2.11.14.2. トランシーバー・リコンフィグレーション・インターフェイス 2.11.14.3. RS-FECリコンフィグレーション・インターフェイス 2.11.14.4. PTPリコンフィグレーション・インターフェイス
2.11.17. クロック x
2.11.17.1. クロック・ネットワークのユースケース
2.11.17.1. クロック・ネットワークのユースケース x
2.11.17.1.1. シングル25Gイーサネット・チャネル (FEC付き) 2.11.17.1.2. シングル10Gイーサネット・チャネル (FECなし) 2.11.17.1.3. シングルFECブロック内の4つの25Gイーサネット・チャネル (FEC付き) 2.11.17.1.4. イーサネット25G x 4 (FECがオフ) 2.11.17.1.5. 10/25Gイーサネット・チャネル (PTP付き、外部AIBクロッキングなし) 2.11.17.1.6. 25Gイーサネット・チャネル (PTPおよび外部AIBクロッキング付き) 2.11.17.1.7. 100Gイーサネット (集約FEC付き)
2.12. リコンフィグレーションおよびステータスレジスターの説明 x
2.12.1. Auto NegotiationおよびLink Trainingレジスター 2.12.2. PHYレジスター 2.12.3. TX MACレジスター 2.12.4. RX MACレジスター 2.12.5. Pause and Priority- Based Flow Controlレジスター 2.12.6. TX Statistics Counterレジスター 2.12.7. RX Statistics Counterレジスター 2.12.8. 1588 PTP Registers 2.12.9. RS-FECレジスター 2.12.10. PMAレジスター
2.12.1. Auto NegotiationおよびLink Trainingレジスター x
2.12.1.1. ANLT Sequencer Config 2.12.1.2. ANLT Sequencer Status 2.12.1.3. Auto Negotiation Config Register 1 2.12.1.4. Auto Negotiation Config 2 2.12.1.5. Auto Negotiation Status Register 2.12.1.6. Auto Negotiation Config Register 3 2.12.1.7. Auto Negotiation Config Register 4 2.12.1.8. Auto Negotiation Config Register 5 2.12.1.9. Auto Negotiation Status Register 1 2.12.1.10. Auto Negotiation Status Register 2 2.12.1.11. Auto Negotiation Status Register 3 2.12.1.12. Auto Negotiation Status Register 4 2.12.1.13. Auto Negotiation Status Register 5 2.12.1.14. AN Channel Override 2.12.1.15. Link Training Config Register 1 2.12.1.16. Link Training Status Register 1 2.12.1.17. Link Training Config Register for Lane 0 2.12.1.18. Link Training Config Register for Lane 1 2.12.1.19. Link Training Config Register for Lane 2 2.12.1.20. Link Training Config Register for Lane 3
2.12.2. PHYレジスター x
2.12.2.1. PHY Module Revision ID 2.12.2.2. PHY Scratch Register 2.12.2.3. PHY Configuration 2.12.2.4. RX CDR PLL Locked 2.12.2.5. TX Datapath Ready 2.12.2.6. Frame Errors Detected 2.12.2.7. Clear Frame Errors 2.12.2.8. RX PCS Status for AN/LT 2.12.2.9. PCS Error Injection 2.12.2.10. Alignment Marker Lock 2.12.2.11. Change in RX PCS Deskew Status 2.12.2.12. BER Count 2.12.2.13. Transfer Ready (AIB reset) Status for EHIP, ELANE, and PTP Channels 2.12.2.14. EHIP, ELANE, and RS-FEC Reset Status 2.12.2.15. PCS Virtual Lane 0 2.12.2.16. PCS Virtual Lane 1 2.12.2.17. PCS Virtual Lane 2 2.12.2.18. PCS Virtual Lane 3 2.12.2.19. Recovered Clock Frequency in KHz 2.12.2.20. TX Clock Frequency in KHz 2.12.2.21. Configuration Fields for TX PLD 2.12.2.22. Status for TX PLDs 2.12.2.23. Status for Dynamic Deskew Buffer 2.12.2.24. Configuration for RX PLD Block 2.12.2.25. Configuration for RX PCS 2.12.2.26. BIP Counter 0 2.12.2.27. BIP Counter 1 2.12.2.28. BIP Counter 2 2.12.2.29. BIP Counter 3 2.12.2.30. BIP Counter 4 2.12.2.31. BIP Counter 5 2.12.2.32. BIP Counter 6 2.12.2.33. BIP Counter 7 2.12.2.34. BIP Counter 8 2.12.2.35. BIP Counter 9 2.12.2.36. BIP Counter 10 2.12.2.37. BIP Counter 11 2.12.2.38. BIP Counter 12 2.12.2.39. BIP Counter 13 2.12.2.40. BIP Counter 14 2.12.2.41. BIP Counter 15 2.12.2.42. BIP Counter 16 2.12.2.43. BIP Counter 17 2.12.2.44. BIP Counter 18 2.12.2.45. BIP Counter 19 2.12.2.46. Timer Window for Hi-BER Checks 2.12.2.47. Hi-BER Frame Errors 2.12.2.48. Error Block Count 2.12.2.49. Deskew Depth 0 2.12.2.50. Deskew Depth 1 2.12.2.51. Deskew Depth 2 2.12.2.52. Deskew Depth 3 2.12.2.53. RX PCS Test Error Count
2.12.3. TX MACレジスター x
2.12.3.1. TX MAC Module Revision ID 2.12.3.2. TX MAC Scratch Register 2.12.3.3. Link Fault Configuration 2.12.3.4. IPG Words to remove per Alignment Marker Period 2.12.3.5. Maximum TX Frame Size 2.12.3.6. TX MAC Configuration 2.12.3.7. EHIP TX MAC Feature Configuration 2.12.3.8. TX MAC Source Address Lower Bytes 2.12.3.9. TX MAC Source Address Higher Bytes
2.12.4. RX MACレジスター x
2.12.4.1. RX MAC Module Revision ID 2.12.4.2. RX MAC Scratch Register 2.12.4.3. Maximum RX Frame Size 2.12.4.4. RX CRC Forwarding 2.12.4.5. Link Fault Status 2.12.4.6. RX MAC Configuration 2.12.4.7. EHIP RX MAC Feature Configuration
2.12.5. Pause and Priority- Based Flow Controlレジスター x
2.12.5.1. TXSFC Module Revision ID 2.12.5.2. TX SFC Scratch Register 2.12.5.3. Enable TX Pause Ports 2.12.5.4. TX Pause Request 2.12.5.5. Enable Automatic TX Pause Retransmission 2.12.5.6. Retransmit Holdoff Quanta 2.12.5.7. Retransmit Pause Quanta 2.12.5.8. Enable TX XOFF 2.12.5.9. Enable Uniform Holdoff 2.12.5.10. Set Uniform Holdoff 2.12.5.11. Lower 4 bytes of the Destination address for Flow Control 2.12.5.12. Higher 2 bytes of the Destination address for Flow Control 2.12.5.13. Lower 4 bytes of the Source address for Flow Control frames 2.12.5.14. Higher 2 bytes of the Source address for Flow Control frames 2.12.5.15. TX Flow Control Feature Configuration 2.12.5.16. Pause Quanta 0 2.12.5.17. Pause Quanta 1 2.12.5.18. Pause Quanta 2 2.12.5.19. Pause Quanta 3 2.12.5.20. Pause Quanta 4 2.12.5.21. Pause Quanta 5 2.12.5.22. Pause Quanta 6 2.12.5.23. Pause Quanta 7 2.12.5.24. PFC Holdoff Quanta 0 2.12.5.25. PFC Holdoff Quanta 1 2.12.5.26. PFC Holdoff Quanta 2 2.12.5.27. PFC Holdoff Quanta 3 2.12.5.28. PFC Holdoff Quanta 4 2.12.5.29. PFC Holdoff Quanta 5 2.12.5.30. PFC Holdoff Quanta 6 2.12.5.31. PFC Holdoff Quanta 7 2.12.5.32. RXSFC Module Revision ID 2.12.5.33. RXSFC Scratch Register 2.12.5.34. Enable RX Pause Frame Processing 2.12.5.35. Forward Flow Control Frames 2.12.5.36. Lower 4 bytes of the Destination address for RX Pause Frames 2.12.5.37. Higher 2 bytes of the Destination address for RX Pause Frames 2.12.5.38. RX Flow Control Feature Configuration
2.12.6. TX Statistics Counterレジスター x
2.12.6.1. TX Statisticsレジスター
2.12.7. RX Statistics Counterレジスター x
2.12.7.1. RX Statisticsレジスター
3. EタイルCPRI PHYについて x
3.1. サポートしている機能 3.2. EタイルCPRI PHYインテルFPGA IP の概要 3.3. EタイルCPRI PHY デバイスファミリーのサポート 3.4. リソース使用率 3.5. リリース情報 3.6. EタイルCPRI PHYインテルFPGA IP コア デバイスのスピードグレードのサポート 3.7. 基本の使い方 3.8. パラメーター設定 3.9. 機能の説明 3.10. EタイルCPRI PHYインテルFPGA IP インターフェイス信号 3.11. レジスター
3.7. 基本の使い方 x
3.7.1. インテル® FPGA IPコアのインストールとライセンス取得 3.7.2. IPコアのパラメーターおよびオプションの指定 3.7.3. 生成ファイルの構造 3.7.4. EタイルCPRI PHYインテルFPGA IP チャネル配置 3.7.5. IPコア・テストベンチ 3.7.6. フルデザインのコンパイル
3.7.1. インテル® FPGA IPコアのインストールとライセンス取得 x
3.7.1.1. Intel® FPGA IP Evaluation Mode
3.9. 機能の説明 x
3.9.1. CPRI PHY機能ブロック
3.9.1. CPRI PHY機能ブロック x
3.9.1.1. EタイルNative PHY 3.9.1.2. ソフト・リセット・シーケンサー 3.9.1.3. レイテンシー測定
3.9.1.3. レイテンシー測定 x
3.9.1.3.1. 確定的レイテンシーの計算
3.10. EタイルCPRI PHYインテルFPGA IP インターフェイス信号 x
3.10.1. クロック信号 3.10.2. TX MIIインターフェイス 3.10.3. RX MIIインターフェイス 3.10.4. 64B/66Bラインレートのステータス・インターフェイス 3.10.5. シリアルI/Oピン 3.10.6. リコンフィグレーション・インターフェイス (Avalon-MM)
3.10.6. リコンフィグレーション・インターフェイス (Avalon-MM) x
3.10.6.1. CPRI PHYリコンフィグレーション・インターフェイス 3.10.6.2. トランシーバー・リコンフィグレーション・インターフェイス 3.10.6.3. RS-FECリコンフィグレーション・インターフェイス
3.11. レジスター x
3.11.1. PHYレジスター 3.11.2. CPRI PHYレジスター 3.11.3. PMAレジスター 3.11.4. RS-FECレジスター
3.11.3. PMAレジスター x
3.11.3.1. PMAキャリブレーション時間の最短化
1. EタイルハードIPユーザーガイドについて
2. イーサネット インテルFPGA IP向けEタイル ハードIPコアについて
3. EタイルCPRI PHYについて
4. E-Tile Channel Placement Tool
5. EタイルハードIPユーザーガイド・アーカイブ
6. Eタイル ハードIPユーザーガイド改訂履歴

2.11.17. クロック

トランシーバーのリファレンス・クロック ( i_clk_ref ) の周波数を設定して、IPでサポートする値にしてください。

Synchronous Ethernet規格は、ITU-T G.8261、G.8262、およびG.8264の推奨事項で説明されていますが、TXクロックをフィルタリングして、一連のノードを通じてRXリファレンス・クロックとの同期を維持する必要があります。想定される使用法としては、ユーザーロジックによるトランシーバー・リファレンス・クロックを駆動するのにRX再生クロック信号のフィルター処理バージョンを使用し、送受信機能を確実に同期に保つことです。この使用モデルでは、イーサネット インテルFPGA IP向けEタイル ハードIPの 外部のデザイン・コンポーネントでフィルタリングを実行します。

表 51.  クロック入力提供が必要な入力クロックについて説明します。

信号名

説明
i_sl_clk_tx

このクロックでは、10G/25Gチャネル用のTXインターフェイスを駆動します。

  • 25Gチャネルのすべてのモードで402.83203125 MHzの周波数。オーバークロック時の10Gチャネルにも適用できます。
  • 10Gチャネルのすべてのモードで161.1328125 MHzの周波数。オーバークロック時の10Gチャネルにも適用できます。

このクロックは、ダイナミック・リコンフィグレーション中はアクティブにしておいてください。

注: 適用できるのは、Single 10GE/25GEを選択した場合のみです。
i_sl_clk_rx

このクロックでは、10G/25Gチャネル用のRXインターフェイスを駆動します。

  • 25Gチャネルのすべてのモードで402.83203125 MHzの周波数。オーバークロック時の10Gチャネルにも適用できます。
  • 10Gチャネルのすべてのモードで161.1328125 MHzの周波数。オーバークロック時の10Gチャネルにも適用できます。

このクロックは、ダイナミック・リコンフィグレーション中はアクティブにしておいてください。

注: 適用できるのは、Single 10GE/25GEを選択した場合のみです。
i_sl_clk_tx[n]

このクロックでは、10/25Gチャネル用のアクティブTXインターフェイスを駆動します。各チャネルには独自のクロック入力があります。

  • 25Gチャネルのすべてのモードで402.83203125 MHzの周波数。オーバークロック時の10Gチャネルにも適用できます。
  • 10Gチャネルのすべてのモードで161.1328125 MHzの周波数。

このクロックは、ダイナミック・リコンフィグレーション中はアクティブにしておいてください。

注: 適用できるのは、1 to 4 10GE/25GE with optional RS-FECまたは100GE or 1 to 4 10GE/25GE with optional RS-FEC and 1588 PTPを選択した場合のみです。
i_sl_clk_rx[n]

このクロックでは、10/25Gチャネル用のアクティブRXインターフェイスを駆動します。各チャネルには独自のクロック入力があります。

  • 25Gチャネルのすべてのモードで402.83203125 MHzの周波数。オーバークロック時の10Gチャネルにも適用できます。
  • 10Gチャネルのすべてのモードで161.1328125 MHzの周波数。

このクロックは、ダイナミック・リコンフィグレーション中はアクティブにしておいてください。

注: 適用できるのは、1 to 4 10GE/25GE with optional RS-FECまたは100GE or 1 to 4 10GE/25GE with optional RS-FEC and 1588 PTPを選択した場合のみです。
i_clk_tx

このクロックでは、100Gチャネル用のTXインターフェイスを駆動します。

このクロックの周波数は、周波数が415.0390625MHzの100GチャネルRS-FEC(544,514) モードのすべてのモードで402.83203125 MHzです。

注: 適用できるのは、Single 100GE with optional RS-FECまたは100GE or 1 to 4 10GE/25GE with optional RS-FEC and 1588 PTPを選択した場合のみです。
i_clk_rx

このクロックでは、100Gチャネル用のRXインターフェイスを駆動します。

このクロックの周波数は、周波数が415.0390625MHzの100GチャネルRS-FEC(544,514) モードのすべてのモードで402.83203125 MHzです。

注: 適用できるのは、Single 100GE with optional RS-FECまたは100GE or 1 to 4 10GE/25GE with optional RS-FEC and 1588 PTPを選択した場合のみです。
i_clk_ref

入力クロック i_clk_ref は、高速シリアルクロックおよびデータパス・パラレル・クロックのリファレンス・クロックです。

このクロックでは、次の周波数が必要です。精度はIEEE 802.3-2015 Ethernet Standardに従い、 ±100 ppmです。

  • 156.25 MHz (10G/25G/100G)
  • 322.265625 MHz (10G/25G/100G)
  • 312.500000 MHz (100G)
  • 644.531250 MHz (100G)

(544,514)RS-FECオプション付きのバリアントのみで、156.25 MHzおよび312.5 MHz PHY i_clk_ref リファレンス周波数をサポートします。

オートネゴシエーションおよびリンク・トレーニングをサポートするには、リファレンス・クロックは156.25 MHzの周波数である必要があります。

さらに、 i_clk_ref は、 IEEE 802.3-2015 Ethernet Standardのジッター仕様を満たしている必要があります。

PLLおよびクロック生成ロジックでは、このリファレンス・クロックを使用してトランシーバーおよびPCSクロックを生成します。入力クロックは、高品質信号で、適切な専用クロックピン上にあります。トランシーバー・リファレンス・クロック位相ノイズ使用については、 インテル® Stratix® 10デバイス・データシートを参照してください。 。

注: 適用できるのは、Single 100GE with optional RS-FECまたは100GE or 1 to 4 10GE/25GE with optional RS-FEC and 1588 PTPを選択した場合のみです。
i_reconfig_clk イーサネット インテルFPGA IP向けEタイル ハードIP トランシーバー・リコンフィグレーション・インターフェイス、RS-FECリコンフィグレーション・インターフェイス、PTPリコンフィグレーション・インターフェイス、およびイーサネット・リコンフィグレーション・インターフェイス用 Avalon® クロック。クロック周波数は100 MHzから162 MHzまでです。すべてのリコンフィグレーション・インターフェイス信号は、 i_reconfig_clk に同期しています 。
i_aib_clk このクロックは、ユーザーが外部から提供するすべての内部データパスに使用されます。

このクロックの駆動には、デザイン内で最高速のラインレートを64で割ったものを使用してください。クロックは、 i_aib_2x_clk クロックに周波数ロックされている必要があります。この2つのクロック間の位相オフセットは許容されます。

注: 適用できるのは、10/25GEバリアントでEnable external AIB clockingパラメーターを選択した場合のみです。
i_aib_2x_clk このクロックは、 i_aib_clkクロックの2倍の周波数でなければならず、ユーザーによって外部から提供されます。このクロックは、EMIBインターフェイスのクロック・クロッシング処理に使用されます。

このクロックは、 i_aib_clkクロックに周波数ロックさせてください。この2つのクロック間の位相オフセットは許容されます。

注: 適用できるのは、10/25GEバリアントでEnable external AIB clockingパラメーターを選択した場合にのみです。
表 52.  クロック出力IPコアで提供する出力クロックについて説明します。ほとんどの場合、このクロックはIPコアの内部クロッキングにも関与します。

信号名

説明
o_clk_pll_div64[ch]

イーサネット・ブロック・クロック用のハードIP。

次のクロック周波数をサポートします。

  • 402.83203125 MHz (オプションのRS-FEC(528,514) チャネル付き25Gおよび100Gの場合)
  • 415.0390625 MHz (オプションのRS-FEC(544,514) チャネル付き100Gの場合)
  • 161.1328125 MHz (10Gチャネルの場合)

このクロックが信頼できるのは、 o_tx_pll_locked がアサートされた後のみです。

o_clk_pll_div66[ch]

イーサネット・ブロック・クロック・タイム用ハードIP 64/66。

次のクロック周波数をサポートしています。

  • 390.625 MHz (オプションのRS-FEC(528,514) チャネル付き25Gおよび100Gの場合)
  • 402.4621 MHz (RS-FEC(544,514) 付き100Gの場合)
  • 156.25 MHz (10Gの場合)
  • 805.66 MHz (25G PTPチャネルの場合)
  • 322.265625 MHz (10G PTPチャネルの場合)

このクロックが信頼できるのは、o_tx_pll_locked がアサートされた後のみです。

o_clk_rec_div64[ch] RX再生クロックから派生。このクロックではSync-E規格をサポートしています。
RX再生クロック周波数は次の通りです。
  • 10Gチャネルの場合、161.1328125 MHz ±100 ppm
  • 402.83203125 MHz ±100 ppm (25Gチャネルの場合)
  • 402.83203125 MHz ±100 ppm (オプションのRS-FEC(528,514) 付き100Gチャネルの場合)
  • 415.0390625 MHz ±100 ppm (RS-FEC(544,514) 付き100Gチャネルの場合)

このクロックが信頼できるのは、 o_cdr_lock[ch] がアサートされた後のみです。

このクロックを同期イーサネットに使用する場合、想定される使用法は、TXトランシーバー・リファレンス・クロックを駆動するために、o_clk_rec_div64 または o_clk_rec_div66 のフィルターおよび分周されたバージョンを使用し、送受信機能を確実に同期に保ちます。そのために、ボードに追加のコンポーネントを含めてください。IPコアではフィルタリングを提供していません。

o_clk_rec_div66[ch] RX再生クロックから派生。このクロックではSynchronous Ethernet規格をサポートしています。
RX再生クロック周波数は次の通りです。
  • 156.25 MHz ±100 ppm (10Gチャネルの場合)
  • 390.625 MHz ±100 ppm (25Gチャネルの場合)
  • 390.625 MHz ±100 ppm (オプションのRS-FEC(528,514) 付き100Gチャネルの場合)
  • 402.4621 MHz ±100 ppm (オプションのRS-FEC(528,514) 付き100Gチャネルの場合)

このクロックが信頼できるのは、 o_cdr_lock[ch] がアサートされた後のみです。

このクロックをSynchronous Ethernetに使用する場合、想定される使用法は、TXトランシーバーPLLリファレンス・クロックを駆動するために、 o_clk_rec_div64 または o_clk_rec_div66 のフィルターおよび分周されたバージョンを使用し、送受信機能を確実に同期に保ちます。そのために、ボードに追加のコンポーネントを含めてください。IPコアではフィルタリングを提供していません。


セクションの内容
クロック・ネットワークのユースケース

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