Eタイル ハードIPユーザーガイド: イーサネット インテルFPGA IP向けEタイル ハードIPおよび EタイルCPRI PHYインテルFPGA IP

ダウンロード PDF
ID 683468
日付 5/17/2019
Public
ドキュメント目次
ドキュメント目次 x
1. EタイルハードIPユーザーガイドについて 2. イーサネット インテルFPGA IP向けEタイル ハードIPコアについて 3. EタイルCPRI PHYについて 4. E-Tile Channel Placement Tool 5. EタイルハードIPユーザーガイド・アーカイブ 6. Eタイル ハードIPユーザーガイド改訂履歴
2. イーサネット インテルFPGA IP向けEタイル ハードIPコアについて x
2.1. イーサネット インテルFPGA IP向けEタイル ハードIPのサポート機能 2.2. イーサネット インテルFPGA IP向けEタイル ハードIP の概要 2.3. IPコア・デバイス・ファミリーおよびスピードグレードのサポート 2.4. IPコアの検証 2.5. リソース使用率 2.6. リリース情報 2.7. 基本の使い方 2.8. イーサネット インテルFPGA IP向けEタイル ハードIP のパラメーター 2.9. 機能の説明 2.10. リセット 2.11. インターフェイスおよび信号 2.12. リコンフィグレーションおよびステータスレジスターの説明
2.3. IPコア・デバイス・ファミリーおよびスピードグレードのサポート x
2.3.1. イーサネット インテルFPGA IP向けEタイル ハードIP デバイスファミリーのサポート 2.3.2. イーサネット インテルFPGA IP向けEタイル ハードIPデバイスのスピードグレード
2.4. IPコアの検証 x
2.4.1. シミュレーション環境 2.4.2. コンパイルのチェック 2.4.3. ハードウェアのテスト
2.7. 基本の使い方 x
2.7.1. インテル® FPGA IPコアのインストールとライセンス取得 2.7.2. IPコアのパラメーターおよびオプションの指定 2.7.3. 生成ファイルの構造 2.7.4. IPコアのデザインへの統合 2.7.5. IPコア・テストベンチ 2.7.6. フルデザインのコンパイル
2.7.1. インテル® FPGA IPコアのインストールとライセンス取得 x
2.7.1.1. Intel® FPGA IP Evaluation Mode
2.7.4. IPコアのデザインへの統合 x
2.7.4.1. チャネル配置 2.7.4.2. ピン･アサインメント 2.7.4.3. クロック要件 2.7.4.4. 1588 PTP機能付きバリエーション用の外付けTime-of-Day-dayモジュール
2.7.4.1. チャネル配置 x
2.7.4.1.1. ガイドラインおよび制限
2.8. イーサネット インテルFPGA IP向けEタイル ハードIP のパラメーター x
2.8.1. パラメーター・エディターのパラメーター 2.8.2. RTLパラメーター
2.9. 機能の説明 x
2.9.1. イーサネット インテルFPGA IP向けEタイル ハードIPのMAC 2.9.2. PCS、OTN、FlexE、およびカスタムPCSモード 2.9.3. オートネゴシエーションおよびリンク・トレーニング 2.9.4. TXおよびRX RS-FEC 2.9.5. PMAダイレクトモード 2.9.6. ダイナミック・リコンフィグレーション
2.9.1. イーサネット インテルFPGA IP向けEタイル ハードIPのMAC x
2.9.1.1. MAC TXデータパス 2.9.1.2. MAC ＲXデータパス 2.9.1.3. PAUSEまたはプライオリティー・フロー・コントロール (PFC) を使用した輻輳およびフロー・コントロール 2.9.1.4. 一時停止制御および生成インターフェイス 2.9.1.5. 一時停止制御フレームのフィルタリング 2.9.1.6. リンク障害シグナリング 2.9.1.7. イーサネット送信の順序 2.9.1.8. 1588 Precision Time Protocolインターフェイス
2.9.1.1. MAC TXデータパス x
2.9.1.1.1. TXプリアンブル、スタート、およびSFD挿入 2.9.1.1.2. 送信元アドレスの挿入 2.9.1.1.3. Length/Typeフィールドの処理 2.9.1.1.4. フレームパディング 2.9.1.1.5. フレーム・チェック・シーケンス (CRC-32) の挿入 2.9.1.1.6. パケット間ギャップの生成と挿入
2.9.1.2. MAC ＲXデータパス x
2.9.1.2.1. RXプリアンブルのプロセシング 2.9.1.2.2. RX厳密SFDチェック 2.9.1.2.3. RX FCSチェック 2.9.1.2.4. RX不正形式パケットの処理 2.9.1.2.5. RXフレームからのPADバイトおよびFCSバイトの除去 2.9.1.2.6. RXアンダーサイズ・フレーム、オーバーサイズ・フレーム、および長さエラーのあるフレーム 2.9.1.2.7. パケット間ギャップ
2.9.1.3. PAUSEまたはプライオリティー・フロー・コントロール (PFC) を使用した輻輳およびフロー・コントロール x
2.9.1.3.1. XOFFフレーム送信をトリガーする条件 2.9.1.3.2. XOFFフレーム送信をトリガーする条件
2.9.1.6. リンク障害シグナリング x
2.9.1.6.1. リンク障害状態の判別
2.9.1.8. 1588 Precision Time Protocolインターフェイス x
2.9.1.8.1. イーサネット インテルFPGA IP 向けE タイル ハードIPを含む1588システムの実装 2.9.1.8.2. PTP送信機能 2.9.1.8.3. PTP受信機能 2.9.1.8.4. 1588 PTPバリエーション用の外付けTime-of-Dayモジュール 2.9.1.8.5. PTPタイムスタンプ形式およびTOD形式
2.9.2. PCS、OTN、FlexE、およびカスタムPCSモード x
2.9.2.1. PCS Onlyモード 2.9.2.2. OTNモード 2.9.2.3. FlexEモード 2.9.2.4. カスタムPCSモード
2.10. リセット x
2.10.1. リセットシーケンス
2.11. インターフェイスおよび信号 x
2.11.1. ユーザーロジックへのTX MACインターフェイス 2.11.2. ユーザーロジックへのRX MACインターフェイス 2.11.3. ユーザーロジックへのTX PCSインターフェイス 2.11.4. ユーザーロジックへのRX PCSインターフェイス 2.11.5. FlexEおよびOTNモードのTXインターフェイス 2.11.6. FlexEおよびOTNモードのRXインターフェイス 2.11.7. ユーザーロジックへのTXカスタムPCSインターフェイス 2.11.8. ユーザーロジックへのRXカスタムPCSインターフェイス 2.11.9. PMA Direct Interface 2.11.10. Custom Rate Interface 2.11.11. Deterministic Latency Interface 2.11.12. 1588 PTP Interface 2.11.13. イーサネット・リンクおよびトランシーバー信号 2.11.14. リコンフィグレーション・インターフェイスおよび信号 2.11.15. その他のステータスとデバッグ信号 2.11.16. リセット信号 2.11.17. クロック
2.11.14. リコンフィグレーション・インターフェイスおよび信号 x
2.11.14.1. イーサネット・リコンフィグレーション・インターフェイス 2.11.14.2. トランシーバー・リコンフィグレーション・インターフェイス 2.11.14.3. RS-FECリコンフィグレーション・インターフェイス 2.11.14.4. PTPリコンフィグレーション・インターフェイス
2.11.17. クロック x
2.11.17.1. クロック・ネットワークのユースケース
2.11.17.1. クロック・ネットワークのユースケース x
2.11.17.1.1. シングル25Gイーサネット・チャネル (FEC付き) 2.11.17.1.2. シングル10Gイーサネット・チャネル (FECなし) 2.11.17.1.3. シングルFECブロック内の4つの25Gイーサネット・チャネル (FEC付き) 2.11.17.1.4. イーサネット25G x 4 (FECがオフ) 2.11.17.1.5. 10/25Gイーサネット・チャネル (PTP付き、外部AIBクロッキングなし) 2.11.17.1.6. 25Gイーサネット・チャネル (PTPおよび外部AIBクロッキング付き) 2.11.17.1.7. 100Gイーサネット (集約FEC付き)
2.12. リコンフィグレーションおよびステータスレジスターの説明 x
2.12.1. Auto NegotiationおよびLink Trainingレジスター 2.12.2. PHYレジスター 2.12.3. TX MACレジスター 2.12.4. RX MACレジスター 2.12.5. Pause and Priority- Based Flow Controlレジスター 2.12.6. TX Statistics Counterレジスター 2.12.7. RX Statistics Counterレジスター 2.12.8. 1588 PTP Registers 2.12.9. RS-FECレジスター 2.12.10. PMAレジスター
2.12.1. Auto NegotiationおよびLink Trainingレジスター x
2.12.1.1. ANLT Sequencer Config 2.12.1.2. ANLT Sequencer Status 2.12.1.3. Auto Negotiation Config Register 1 2.12.1.4. Auto Negotiation Config 2 2.12.1.5. Auto Negotiation Status Register 2.12.1.6. Auto Negotiation Config Register 3 2.12.1.7. Auto Negotiation Config Register 4 2.12.1.8. Auto Negotiation Config Register 5 2.12.1.9. Auto Negotiation Status Register 1 2.12.1.10. Auto Negotiation Status Register 2 2.12.1.11. Auto Negotiation Status Register 3 2.12.1.12. Auto Negotiation Status Register 4 2.12.1.13. Auto Negotiation Status Register 5 2.12.1.14. AN Channel Override 2.12.1.15. Link Training Config Register 1 2.12.1.16. Link Training Status Register 1 2.12.1.17. Link Training Config Register for Lane 0 2.12.1.18. Link Training Config Register for Lane 1 2.12.1.19. Link Training Config Register for Lane 2 2.12.1.20. Link Training Config Register for Lane 3
2.12.2. PHYレジスター x
2.12.2.1. PHY Module Revision ID 2.12.2.2. PHY Scratch Register 2.12.2.3. PHY Configuration 2.12.2.4. RX CDR PLL Locked 2.12.2.5. TX Datapath Ready 2.12.2.6. Frame Errors Detected 2.12.2.7. Clear Frame Errors 2.12.2.8. RX PCS Status for AN/LT 2.12.2.9. PCS Error Injection 2.12.2.10. Alignment Marker Lock 2.12.2.11. Change in RX PCS Deskew Status 2.12.2.12. BER Count 2.12.2.13. Transfer Ready (AIB reset) Status for EHIP, ELANE, and PTP Channels 2.12.2.14. EHIP, ELANE, and RS-FEC Reset Status 2.12.2.15. PCS Virtual Lane 0 2.12.2.16. PCS Virtual Lane 1 2.12.2.17. PCS Virtual Lane 2 2.12.2.18. PCS Virtual Lane 3 2.12.2.19. Recovered Clock Frequency in KHz 2.12.2.20. TX Clock Frequency in KHz 2.12.2.21. Configuration Fields for TX PLD 2.12.2.22. Status for TX PLDs 2.12.2.23. Status for Dynamic Deskew Buffer 2.12.2.24. Configuration for RX PLD Block 2.12.2.25. Configuration for RX PCS 2.12.2.26. BIP Counter 0 2.12.2.27. BIP Counter 1 2.12.2.28. BIP Counter 2 2.12.2.29. BIP Counter 3 2.12.2.30. BIP Counter 4 2.12.2.31. BIP Counter 5 2.12.2.32. BIP Counter 6 2.12.2.33. BIP Counter 7 2.12.2.34. BIP Counter 8 2.12.2.35. BIP Counter 9 2.12.2.36. BIP Counter 10 2.12.2.37. BIP Counter 11 2.12.2.38. BIP Counter 12 2.12.2.39. BIP Counter 13 2.12.2.40. BIP Counter 14 2.12.2.41. BIP Counter 15 2.12.2.42. BIP Counter 16 2.12.2.43. BIP Counter 17 2.12.2.44. BIP Counter 18 2.12.2.45. BIP Counter 19 2.12.2.46. Timer Window for Hi-BER Checks 2.12.2.47. Hi-BER Frame Errors 2.12.2.48. Error Block Count 2.12.2.49. Deskew Depth 0 2.12.2.50. Deskew Depth 1 2.12.2.51. Deskew Depth 2 2.12.2.52. Deskew Depth 3 2.12.2.53. RX PCS Test Error Count
2.12.3. TX MACレジスター x
2.12.3.1. TX MAC Module Revision ID 2.12.3.2. TX MAC Scratch Register 2.12.3.3. Link Fault Configuration 2.12.3.4. IPG Words to remove per Alignment Marker Period 2.12.3.5. Maximum TX Frame Size 2.12.3.6. TX MAC Configuration 2.12.3.7. EHIP TX MAC Feature Configuration 2.12.3.8. TX MAC Source Address Lower Bytes 2.12.3.9. TX MAC Source Address Higher Bytes
2.12.4. RX MACレジスター x
2.12.4.1. RX MAC Module Revision ID 2.12.4.2. RX MAC Scratch Register 2.12.4.3. Maximum RX Frame Size 2.12.4.4. RX CRC Forwarding 2.12.4.5. Link Fault Status 2.12.4.6. RX MAC Configuration 2.12.4.7. EHIP RX MAC Feature Configuration
2.12.5. Pause and Priority- Based Flow Controlレジスター x
2.12.5.1. TXSFC Module Revision ID 2.12.5.2. TX SFC Scratch Register 2.12.5.3. Enable TX Pause Ports 2.12.5.4. TX Pause Request 2.12.5.5. Enable Automatic TX Pause Retransmission 2.12.5.6. Retransmit Holdoff Quanta 2.12.5.7. Retransmit Pause Quanta 2.12.5.8. Enable TX XOFF 2.12.5.9. Enable Uniform Holdoff 2.12.5.10. Set Uniform Holdoff 2.12.5.11. Lower 4 bytes of the Destination address for Flow Control 2.12.5.12. Higher 2 bytes of the Destination address for Flow Control 2.12.5.13. Lower 4 bytes of the Source address for Flow Control frames 2.12.5.14. Higher 2 bytes of the Source address for Flow Control frames 2.12.5.15. TX Flow Control Feature Configuration 2.12.5.16. Pause Quanta 0 2.12.5.17. Pause Quanta 1 2.12.5.18. Pause Quanta 2 2.12.5.19. Pause Quanta 3 2.12.5.20. Pause Quanta 4 2.12.5.21. Pause Quanta 5 2.12.5.22. Pause Quanta 6 2.12.5.23. Pause Quanta 7 2.12.5.24. PFC Holdoff Quanta 0 2.12.5.25. PFC Holdoff Quanta 1 2.12.5.26. PFC Holdoff Quanta 2 2.12.5.27. PFC Holdoff Quanta 3 2.12.5.28. PFC Holdoff Quanta 4 2.12.5.29. PFC Holdoff Quanta 5 2.12.5.30. PFC Holdoff Quanta 6 2.12.5.31. PFC Holdoff Quanta 7 2.12.5.32. RXSFC Module Revision ID 2.12.5.33. RXSFC Scratch Register 2.12.5.34. Enable RX Pause Frame Processing 2.12.5.35. Forward Flow Control Frames 2.12.5.36. Lower 4 bytes of the Destination address for RX Pause Frames 2.12.5.37. Higher 2 bytes of the Destination address for RX Pause Frames 2.12.5.38. RX Flow Control Feature Configuration
2.12.6. TX Statistics Counterレジスター x
2.12.6.1. TX Statisticsレジスター
2.12.7. RX Statistics Counterレジスター x
2.12.7.1. RX Statisticsレジスター
3. EタイルCPRI PHYについて x
3.1. サポートしている機能 3.2. EタイルCPRI PHYインテルFPGA IP の概要 3.3. EタイルCPRI PHY デバイスファミリーのサポート 3.4. リソース使用率 3.5. リリース情報 3.6. EタイルCPRI PHYインテルFPGA IP コア デバイスのスピードグレードのサポート 3.7. 基本の使い方 3.8. パラメーター設定 3.9. 機能の説明 3.10. EタイルCPRI PHYインテルFPGA IP インターフェイス信号 3.11. レジスター
3.7. 基本の使い方 x
3.7.1. インテル® FPGA IPコアのインストールとライセンス取得 3.7.2. IPコアのパラメーターおよびオプションの指定 3.7.3. 生成ファイルの構造 3.7.4. EタイルCPRI PHYインテルFPGA IP チャネル配置 3.7.5. IPコア・テストベンチ 3.7.6. フルデザインのコンパイル
3.7.1. インテル® FPGA IPコアのインストールとライセンス取得 x
3.7.1.1. Intel® FPGA IP Evaluation Mode
3.9. 機能の説明 x
3.9.1. CPRI PHY機能ブロック
3.9.1. CPRI PHY機能ブロック x
3.9.1.1. EタイルNative PHY 3.9.1.2. ソフト・リセット・シーケンサー 3.9.1.3. レイテンシー測定
3.9.1.3. レイテンシー測定 x
3.9.1.3.1. 確定的レイテンシーの計算
3.10. EタイルCPRI PHYインテルFPGA IP インターフェイス信号 x
3.10.1. クロック信号 3.10.2. TX MIIインターフェイス 3.10.3. RX MIIインターフェイス 3.10.4. 64B/66Bラインレートのステータス・インターフェイス 3.10.5. シリアルI/Oピン 3.10.6. リコンフィグレーション・インターフェイス (Avalon-MM)
3.10.6. リコンフィグレーション・インターフェイス (Avalon-MM) x
3.10.6.1. CPRI PHYリコンフィグレーション・インターフェイス 3.10.6.2. トランシーバー・リコンフィグレーション・インターフェイス 3.10.6.3. RS-FECリコンフィグレーション・インターフェイス
3.11. レジスター x
3.11.1. PHYレジスター 3.11.2. CPRI PHYレジスター 3.11.3. PMAレジスター 3.11.4. RS-FECレジスター
3.11.3. PMAレジスター x
3.11.3.1. PMAキャリブレーション時間の最短化
1. EタイルハードIPユーザーガイドについて
2. イーサネット インテルFPGA IP向けEタイル ハードIPコアについて
3. EタイルCPRI PHYについて
4. E-Tile Channel Placement Tool
5. EタイルハードIPユーザーガイド・アーカイブ
6. Eタイル ハードIPユーザーガイド改訂履歴

2.12.6.1. TX Statisticsレジスター

表 62.  Transmit Side Statisticsレジスター

Address

パラメーター名

説明

アクセス

0x800

TX_FRAGMENTS_31_0

64バイト未満であり、かつCRCエラーを報告する送信フレーム数 (下位32ビット)。

RO

0x801

TX_FRAGMENTS_63_32

64バイト未満であり、かつCRCエラーを報告する送信フレーム数 (上位32ビット)。

RO

0x802

TX_JABBERS_31_0

CRCエラーを報告する送信オーバーサイズ・フレーム数 (下位32ビット)。

RO

0x803

TX_JABBERS_63_32

CRCエラーを報告する送信オーバーサイズ・フレーム数 (上位32ビット)。

RO

0x804

TX_FCSERR_31_0

FCSエラーのある送信パケット数 (下位32ビット)。

RO

0x805

TX_FCSERR_63_32

FCSエラーのある送信パケット数 (上位32ビット)。

RO

0x806

TX_CRCERR_OKPKT_31_0

誤った形式だが、アンダーサイズでもオーバーサイズでもない任意のサイズであり、CRCエラーのあるフレーム数 (下位32ビット)。

RO

0x807

TX_CRCERR_OKPKT_63_32

誤った形式だが、アンダーサイズでもオーバーサイズでもない任意のサイズであり、CRCエラーのあるフレーム数 (上位32ビット)。

RO

0x808

TX_MCAST_DATA_ERR_31_0

エラーが発生した送信マルチキャスト・フレーム数。制御フレーム (下位32ビット) を除く。

RO

0x809

TX_MCAST_DATA_ERR_63_32

エラーが発生した送信マルチキャスト・フレーム数。制御フレーム (上位32ビット) を除く。

RO

0x80A

TX_BCAST_DATA_ERR_31_0

エラーが発生した送信ブロードキャスト・フレーム数。制御フレーム (下位32ビット) を除く。

RO

0x80B

TX_BCAST_DATA_ERR_63_32

エラーが発生した送信ブロードキャスト・フレーム数。制御フレーム (上位32ビット) を除く。

RO

0x80C

TX_UCAST_DATA_ERR_31_0

エラーが発生した送信ユニキャスト・フレーム数。制御フレーム (下位32ビット) を除く。

RO

0x80D

TX_UCAST_DATA_ERR_63_32

エラーが発生した送信ユニキャスト・フレーム数。制御フレーム (上位32ビット) を除く。

RO

0x80E

TX_MCAST_CTRL_ERR_31_0

エラーが発生した送信マルチキャスト制御フレーム数 (下位32ビット)。

RO

0x80F

TX_MCAST_CTRL_ERR_63_32

エラーが発生した送信マルチキャスト制御フレーム数 (下位32ビット)。

RO

0x810

TX_BCAST_CTRL_ERR_31_0

エラーが発生した送信ブロードキャスト制御フレーム数 (下位32ビット)。

RO

0x811

TX_BCAST_CTRL_ERR_63_32

エラーが発生した送信ブロードキャスト制御フレーム数 (上位32ビット)。

RO

0x812

TX_UCAST_CTRL_ERR_31_0

エラーが発生した送信ユニキャスト制御フレーム数 (下位32ビット)。

RO

0x813

TX_UCAST_CTRL_ERR_63_32

エラーが発生した送信ユニキャスト制御フレーム数 (上位32ビット)。

RO

0x814

TX_PAUSE_ERR_31_0

エラーが発生した送信ポーズフレーム数 (下位32ビット)。

RO

0x815

TX_PAUSE_ERR_63_32

エラーが発生した送信ポーズフレーム数 (上位32ビット)。

RO

0x816

TX_64B_31_0

64バイト送信フレーム数 (下位32ビット)。CRCフィールドを含むが、プリアンブルおよびSFDバイトは除く。

RO

0x817

TX_64B_63_32

64バイト送信フレーム数 (上位32ビット)。CRCフィールドを含むが、プリアンブルおよびSFDバイトは除く。

RO

0x818

TX_65to127B_31_0

65から127バイトまでの送信フレーム数 (下位32ビット)。

RO

0x819

TX_65to127B_63_32

65から127バイトまでの送信フレーム数 (上位32ビット)。

RO

0x81A

TX_128to255B_31_0

128から255バイトまでの送信フレーム数 (下位32ビット)。

RO

0x81B

TX_128to255B_63_32

128から255バイトまでの送信フレーム数 (上位32ビット)。

RO

0x81C

TX_256to511B_31_0

256から511バイトまでの送信フレーム数 (下位32ビット)。

RO

0x81D

TX_256to511B_63_32

256から511バイトまでの送信フレーム数 (上位32ビット)。

RO

0x81E

TX_512to1023B_31_0

512から1023バイトまでの送信フレーム数 (下位32ビット)。

RO

0x81F

TX_512to1023B_63_32

512から1023バイトまでの送信フレーム数 (上位32ビット)。

RO

0x820

TX_1024to1518B_31_0

1024から1518バイトまでの送信フレーム数 (下位32ビット)。

RO

0x821

TX_1024to1518B_63_32

1024から1518バイトまでの送信フレーム数 (上位32ビット)。

RO

0x822

TX_1519toMAXB_31_0

サイズが1519バイトから MAX_TX_SIZE_CONFIG レジスターで指定したバイト数の間の送信フレーム数 (下位32ビット) 。

RO

0x823

TX_1519toMAXB_63_32

サイズが1519 バイトから MAX_TX_SIZE_CONFIG レジスターで指定したバイト数の間の送信フレーム数 (上位32ビット) 。

RO

0x824

TX_OVERSIZE_31_0

オーバーサイズ・フレーム ( MAX_TX_SIZE_CONFIG レジスターで指定したバイト数より多くのバイト数を持つフレーム) 数 (下位32ビット) 。

RO

0x825

TX_OVERSIZE_63_32

オーバーサイズ・フレーム ( MAX_TX_SIZE_CONFIG レジスターで指定したバイト数より多くのバイト数を持つフレーム) 数 (上位32ビット)。

RO

0x826

TX_MCAST_DATA_OK_31_0

送信有効マルチキャスト・フレーム数。制御フレームを除く (下位32ビット) 。

RO

0x827

TX_MCAST_DATA_OK_63_32

送信有効マルチキャスト・フレーム数。制御フレームを除く (上位32ビット) 。

RO

0x828

TX_BCAST_DATA_OK_31_0

送信有効ブロードキャスト・フレーム数。制御フレームを除く (下位32ビット) 。

RO

0x829

TX_BCAST_DATA_OK_63_32

送信有効ブロードキャスト・フレーム数。制御フレームを除く (上位32ビット) 。

RO

0x82A

TX_UCAST_DATA_OK_31_0

送信有効ユニキャスト・フレーム数。制御フレームを除く (下位32ビット) 。

RO

0x82B

TX_UCAST_DATA_OK_63_32

送信有効ユニキャスト・フレーム数。制御フレームを除く (上位32ビット) 。

RO

0x82C

TX_MCAST_CTRL_OK_31_0

送信有効マルチキャスト・フレーム数。データフレームを除く (下位32ビット) 。

RO

0x82D

TX_MCAST_CTRL_OK_63_32

送信有効マルチキャスト・フレーム数。データフレームを除く (上位32ビット) 。

RO

0x82E

TX_BCAST_CTRL_OK_31_0

送信有効ブロードキャスト・フレーム数。データフレームを除く (下位32ビット) 。

RO

0x82F

TX_BCAST_CTRL_OK_63_32

送信有効ブロードキャスト・フレーム数。データフレームを除く (上位32ビット) 。

RO

0x830

TX_UCAST_CTRL_OK_31_0

送信有効ユニキャスト・フレーム数。データフレームを除く (下位32ビット) 。

RO

0x831

TX_UCAST_CTRL_OK_63_32

送信有効ユニキャスト・フレーム数。データフレームを除く (上位32ビット) 。

RO

0x832

TX_PAUSE_31_0

送信有効ポーズフレーム数 (下位32ビット)。

RO

0x833

TX_PAUSE_63_32

送信有効ポーズフレーム数 (上位32ビット)。

RO

0x834

TX_RNT_31_0

送信ラントパケット数 (下位32ビット)。IPコアでは、長さが9バイト未満のフレームは送信しません。IPコアでは、長さ9バイトから64バイトのフレームをパディングして64バイトに拡張します。したがって、このカウンターは、通常の動作条件では増加しません。

RO

0x835

TX_RNT_63_32

送信ラントパケット数 (上位32ビット)。IPコアでは、長さが9バイト未満のフレームは送信しません。IPコアでは、長さ9バイトから64バイトのフレームをパディングして64バイトに拡張します。したがって、このカウンターは、通常の動作条件では増加しません。

RO
0x836 TX_st_31_0

TXフレームの開始数 (下位32ビット)。

RO

0x837

 TX_st_63_32

TXフレームの開始数 (上位32ビット)。

RO

0x838

 TX_lenerr_31_0

L/Tフィールドでアドバタイズされたフレームの長さが、受信したフレームよりも長い場合のフレーム数 (下位32ビット) 。

長さのチェックをイネーブルにする必要があります。

RO

0x839

 TX_lenerr_63_32

L/Tフィールドでアドバタイズされたフレームの長さが、受信したフレームよりも長い場合のフレーム数 (上位32ビット) 。

長さのチェックをイネーブルにする必要があります。

RO

0x83A

 TX_pfc_err_31_0

誤った形式で、かつCRCエラーのあるTX PFCフレーム数 (下位32ビット)。

RO

0x83B

 TX_pfc_err_63_32

誤った形式で、かつCRCエラーのあるTX PFCフレーム数 (上位32ビット)。

RO

0x83C

 TX_pfc_31_0

誤った形式で、かつエラーのないTX PFCフレーム数 (下位32ビット)。

RO

0x83D

 TX_pfc_63_32

誤った形式で、かつエラーのないTX PFCフレーム数 (上位32ビット)。

RO

0x840

 txstat_revid

このデザインのリビジョンを示す4バイトの値を返します。

RO

0x841

 txstat_scratch

32ビットのスクラッチ・レジスター・スペース (テスト用)。

RO
0x842 to 0x844 Reserved
0x845

TX_CNTR_CONFIG

ビット [2:0] : TX統計値カウンターのコンフィグレーション :
  • ビット [2] = 1 : 統計CSRをフリーズして、レジスターからのすべてのTX Stats値が同じ瞬間から読み出されるようにします。
    • 実際の統計値収集カウンターは、フリーズされませんが、すべてフリーズ時に「読み出し」されるため、クリアされます。
    • シャドウ要求が、スナップショットがアクティブな間に開始されると、新たにキャプチャが実行されます。
    • 同様に、シャドウ要求がスナップショットのアサート中にアクティブな場合、新たなキャプチャが実行されます。
    • シャドウ要求またはキャプチャのいずれかがアクティブな間、tx_shadow_onはHighになります。
    • スナップショットおよびシャドウ要求が適用されるのは、いくつかのRX PCSカウンターとMAC統計に対してです。
  • ビット [1] = 1 : cntr_TX_statusのパリティー・エラー・ビットをリセットします。

    • パリティー・エラー・ビットは、rst_tx_parityが0に戻るまでリセットされたままになります。

  • ビット [0] = 1 : すべてのTX Statsカウンターをリセットします。
    • TX統計は、リセットが0に戻るまでリセットされたままになります。
    • リセットは、スナップショットおよびシャドウがアクティブな場合に適用し、AVMM可視レジスターをクリアします。
    • rst_tx_stats では、パリティー・エラー・ビットをクリアしません。
ビット [31:3] はReservedです。 		RW
0x846 TX_CNTR_STATUS
  • ビット [1] = 1 : TX StatisticsのCSRは現在フリーズされており、シャドウ要求が前回行われたときの統計値を保持しています。

    シャドウオンは、シャドウ要求またはスナップショットのいずれかに対してアサートされます。

  • ビット [0] = 1 : パリティーエラーが、このビットが前回クリアされてから少なくとも1つの統計値カウンターで検出されました。
    • 統計カウンター値は、EHIPによって長期間にわたり定期的に保存されます。
    • カウンター値が保存されるたびに、新しい値に対してパリティー値が計算されます。
    • 統計値の更新のたびに、古い値のパリティー値が計算されます。保存された値と一致しない場合は、スティッキー・パリティー・エラー・ビットがアサートされます。
    • tx_parity_errがHighの場合は、過去のある時点で、統計メモリー上でパリティーエラーが検出されたことを意味します。
ビット [31:2] はReservedです。 		RO
0x847–0x85F

Reserved
0x860 TX_Payload_OctetsOK_31_0 フレーム内の送信ペイロードバイトのうち、FCS、アンダーサイズ、オーバーサイズ、またはペイロード長のエラーがないものの数。
  • TX VLAN/SVLAN検出がイネーブルの場合、VLAN/SVLANヘッダーバイトもカウントから削除されます。
  • シングルレーンEHIPモジュール (10Gまたは25G) の場合、前のパケットのTERMの4バイト以内で開始するパケットはカウントされません (誤った形式) 。
 RO
0x861 TX_Payload_OctetsOK_63_32 RO
0x862 TX_Frame_OctetsOK_31_0 フレーム内の送信ペイロードバイトのうち、FCS、アンダーサイズ、オーバーサイズ、またはペイロード長のエラーがないものの数。

シングルレーンEHIPモジュール (10Gまたは25G) の場合、前のパケットのTERMの4バイト以内で開始するパケットはカウントされません (誤った形式) 。

 RO
0x863 TX_Frame_OctetsOK_63_32 RO
レベル 2 の表題