Eタイル ハードIPユーザーガイド: イーサネット インテルFPGA IP向けEタイル ハードIPおよび EタイルCPRI PHYインテルFPGA IP

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ID 683468
日付 5/17/2019
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ドキュメント目次
ドキュメント目次 x
1. EタイルハードIPユーザーガイドについて 2. イーサネット インテルFPGA IP向けEタイル ハードIPコアについて 3. EタイルCPRI PHYについて 4. E-Tile Channel Placement Tool 5. EタイルハードIPユーザーガイド・アーカイブ 6. Eタイル ハードIPユーザーガイド改訂履歴
2. イーサネット インテルFPGA IP向けEタイル ハードIPコアについて x
2.1. イーサネット インテルFPGA IP向けEタイル ハードIPのサポート機能 2.2. イーサネット インテルFPGA IP向けEタイル ハードIP の概要 2.3. IPコア・デバイス・ファミリーおよびスピードグレードのサポート 2.4. IPコアの検証 2.5. リソース使用率 2.6. リリース情報 2.7. 基本の使い方 2.8. イーサネット インテルFPGA IP向けEタイル ハードIP のパラメーター 2.9. 機能の説明 2.10. リセット 2.11. インターフェイスおよび信号 2.12. リコンフィグレーションおよびステータスレジスターの説明
2.3. IPコア・デバイス・ファミリーおよびスピードグレードのサポート x
2.3.1. イーサネット インテルFPGA IP向けEタイル ハードIP デバイスファミリーのサポート 2.3.2. イーサネット インテルFPGA IP向けEタイル ハードIPデバイスのスピードグレード
2.4. IPコアの検証 x
2.4.1. シミュレーション環境 2.4.2. コンパイルのチェック 2.4.3. ハードウェアのテスト
2.7. 基本の使い方 x
2.7.1. インテル® FPGA IPコアのインストールとライセンス取得 2.7.2. IPコアのパラメーターおよびオプションの指定 2.7.3. 生成ファイルの構造 2.7.4. IPコアのデザインへの統合 2.7.5. IPコア・テストベンチ 2.7.6. フルデザインのコンパイル
2.7.1. インテル® FPGA IPコアのインストールとライセンス取得 x
2.7.1.1. Intel® FPGA IP Evaluation Mode
2.7.4. IPコアのデザインへの統合 x
2.7.4.1. チャネル配置 2.7.4.2. ピン･アサインメント 2.7.4.3. クロック要件 2.7.4.4. 1588 PTP機能付きバリエーション用の外付けTime-of-Day-dayモジュール
2.7.4.1. チャネル配置 x
2.7.4.1.1. ガイドラインおよび制限
2.8. イーサネット インテルFPGA IP向けEタイル ハードIP のパラメーター x
2.8.1. パラメーター・エディターのパラメーター 2.8.2. RTLパラメーター
2.9. 機能の説明 x
2.9.1. イーサネット インテルFPGA IP向けEタイル ハードIPのMAC 2.9.2. PCS、OTN、FlexE、およびカスタムPCSモード 2.9.3. オートネゴシエーションおよびリンク・トレーニング 2.9.4. TXおよびRX RS-FEC 2.9.5. PMAダイレクトモード 2.9.6. ダイナミック・リコンフィグレーション
2.9.1. イーサネット インテルFPGA IP向けEタイル ハードIPのMAC x
2.9.1.1. MAC TXデータパス 2.9.1.2. MAC ＲXデータパス 2.9.1.3. PAUSEまたはプライオリティー・フロー・コントロール (PFC) を使用した輻輳およびフロー・コントロール 2.9.1.4. 一時停止制御および生成インターフェイス 2.9.1.5. 一時停止制御フレームのフィルタリング 2.9.1.6. リンク障害シグナリング 2.9.1.7. イーサネット送信の順序 2.9.1.8. 1588 Precision Time Protocolインターフェイス
2.9.1.1. MAC TXデータパス x
2.9.1.1.1. TXプリアンブル、スタート、およびSFD挿入 2.9.1.1.2. 送信元アドレスの挿入 2.9.1.1.3. Length/Typeフィールドの処理 2.9.1.1.4. フレームパディング 2.9.1.1.5. フレーム・チェック・シーケンス (CRC-32) の挿入 2.9.1.1.6. パケット間ギャップの生成と挿入
2.9.1.2. MAC ＲXデータパス x
2.9.1.2.1. RXプリアンブルのプロセシング 2.9.1.2.2. RX厳密SFDチェック 2.9.1.2.3. RX FCSチェック 2.9.1.2.4. RX不正形式パケットの処理 2.9.1.2.5. RXフレームからのPADバイトおよびFCSバイトの除去 2.9.1.2.6. RXアンダーサイズ・フレーム、オーバーサイズ・フレーム、および長さエラーのあるフレーム 2.9.1.2.7. パケット間ギャップ
2.9.1.3. PAUSEまたはプライオリティー・フロー・コントロール (PFC) を使用した輻輳およびフロー・コントロール x
2.9.1.3.1. XOFFフレーム送信をトリガーする条件 2.9.1.3.2. XOFFフレーム送信をトリガーする条件
2.9.1.6. リンク障害シグナリング x
2.9.1.6.1. リンク障害状態の判別
2.9.1.8. 1588 Precision Time Protocolインターフェイス x
2.9.1.8.1. イーサネット インテルFPGA IP 向けE タイル ハードIPを含む1588システムの実装 2.9.1.8.2. PTP送信機能 2.9.1.8.3. PTP受信機能 2.9.1.8.4. 1588 PTPバリエーション用の外付けTime-of-Dayモジュール 2.9.1.8.5. PTPタイムスタンプ形式およびTOD形式
2.9.2. PCS、OTN、FlexE、およびカスタムPCSモード x
2.9.2.1. PCS Onlyモード 2.9.2.2. OTNモード 2.9.2.3. FlexEモード 2.9.2.4. カスタムPCSモード
2.10. リセット x
2.10.1. リセットシーケンス
2.11. インターフェイスおよび信号 x
2.11.1. ユーザーロジックへのTX MACインターフェイス 2.11.2. ユーザーロジックへのRX MACインターフェイス 2.11.3. ユーザーロジックへのTX PCSインターフェイス 2.11.4. ユーザーロジックへのRX PCSインターフェイス 2.11.5. FlexEおよびOTNモードのTXインターフェイス 2.11.6. FlexEおよびOTNモードのRXインターフェイス 2.11.7. ユーザーロジックへのTXカスタムPCSインターフェイス 2.11.8. ユーザーロジックへのRXカスタムPCSインターフェイス 2.11.9. PMA Direct Interface 2.11.10. Custom Rate Interface 2.11.11. Deterministic Latency Interface 2.11.12. 1588 PTP Interface 2.11.13. イーサネット・リンクおよびトランシーバー信号 2.11.14. リコンフィグレーション・インターフェイスおよび信号 2.11.15. その他のステータスとデバッグ信号 2.11.16. リセット信号 2.11.17. クロック
2.11.14. リコンフィグレーション・インターフェイスおよび信号 x
2.11.14.1. イーサネット・リコンフィグレーション・インターフェイス 2.11.14.2. トランシーバー・リコンフィグレーション・インターフェイス 2.11.14.3. RS-FECリコンフィグレーション・インターフェイス 2.11.14.4. PTPリコンフィグレーション・インターフェイス
2.11.17. クロック x
2.11.17.1. クロック・ネットワークのユースケース
2.11.17.1. クロック・ネットワークのユースケース x
2.11.17.1.1. シングル25Gイーサネット・チャネル (FEC付き) 2.11.17.1.2. シングル10Gイーサネット・チャネル (FECなし) 2.11.17.1.3. シングルFECブロック内の4つの25Gイーサネット・チャネル (FEC付き) 2.11.17.1.4. イーサネット25G x 4 (FECがオフ) 2.11.17.1.5. 10/25Gイーサネット・チャネル (PTP付き、外部AIBクロッキングなし) 2.11.17.1.6. 25Gイーサネット・チャネル (PTPおよび外部AIBクロッキング付き) 2.11.17.1.7. 100Gイーサネット (集約FEC付き)
2.12. リコンフィグレーションおよびステータスレジスターの説明 x
2.12.1. Auto NegotiationおよびLink Trainingレジスター 2.12.2. PHYレジスター 2.12.3. TX MACレジスター 2.12.4. RX MACレジスター 2.12.5. Pause and Priority- Based Flow Controlレジスター 2.12.6. TX Statistics Counterレジスター 2.12.7. RX Statistics Counterレジスター 2.12.8. 1588 PTP Registers 2.12.9. RS-FECレジスター 2.12.10. PMAレジスター
2.12.1. Auto NegotiationおよびLink Trainingレジスター x
2.12.1.1. ANLT Sequencer Config 2.12.1.2. ANLT Sequencer Status 2.12.1.3. Auto Negotiation Config Register 1 2.12.1.4. Auto Negotiation Config 2 2.12.1.5. Auto Negotiation Status Register 2.12.1.6. Auto Negotiation Config Register 3 2.12.1.7. Auto Negotiation Config Register 4 2.12.1.8. Auto Negotiation Config Register 5 2.12.1.9. Auto Negotiation Status Register 1 2.12.1.10. Auto Negotiation Status Register 2 2.12.1.11. Auto Negotiation Status Register 3 2.12.1.12. Auto Negotiation Status Register 4 2.12.1.13. Auto Negotiation Status Register 5 2.12.1.14. AN Channel Override 2.12.1.15. Link Training Config Register 1 2.12.1.16. Link Training Status Register 1 2.12.1.17. Link Training Config Register for Lane 0 2.12.1.18. Link Training Config Register for Lane 1 2.12.1.19. Link Training Config Register for Lane 2 2.12.1.20. Link Training Config Register for Lane 3
2.12.2. PHYレジスター x
2.12.2.1. PHY Module Revision ID 2.12.2.2. PHY Scratch Register 2.12.2.3. PHY Configuration 2.12.2.4. RX CDR PLL Locked 2.12.2.5. TX Datapath Ready 2.12.2.6. Frame Errors Detected 2.12.2.7. Clear Frame Errors 2.12.2.8. RX PCS Status for AN/LT 2.12.2.9. PCS Error Injection 2.12.2.10. Alignment Marker Lock 2.12.2.11. Change in RX PCS Deskew Status 2.12.2.12. BER Count 2.12.2.13. Transfer Ready (AIB reset) Status for EHIP, ELANE, and PTP Channels 2.12.2.14. EHIP, ELANE, and RS-FEC Reset Status 2.12.2.15. PCS Virtual Lane 0 2.12.2.16. PCS Virtual Lane 1 2.12.2.17. PCS Virtual Lane 2 2.12.2.18. PCS Virtual Lane 3 2.12.2.19. Recovered Clock Frequency in KHz 2.12.2.20. TX Clock Frequency in KHz 2.12.2.21. Configuration Fields for TX PLD 2.12.2.22. Status for TX PLDs 2.12.2.23. Status for Dynamic Deskew Buffer 2.12.2.24. Configuration for RX PLD Block 2.12.2.25. Configuration for RX PCS 2.12.2.26. BIP Counter 0 2.12.2.27. BIP Counter 1 2.12.2.28. BIP Counter 2 2.12.2.29. BIP Counter 3 2.12.2.30. BIP Counter 4 2.12.2.31. BIP Counter 5 2.12.2.32. BIP Counter 6 2.12.2.33. BIP Counter 7 2.12.2.34. BIP Counter 8 2.12.2.35. BIP Counter 9 2.12.2.36. BIP Counter 10 2.12.2.37. BIP Counter 11 2.12.2.38. BIP Counter 12 2.12.2.39. BIP Counter 13 2.12.2.40. BIP Counter 14 2.12.2.41. BIP Counter 15 2.12.2.42. BIP Counter 16 2.12.2.43. BIP Counter 17 2.12.2.44. BIP Counter 18 2.12.2.45. BIP Counter 19 2.12.2.46. Timer Window for Hi-BER Checks 2.12.2.47. Hi-BER Frame Errors 2.12.2.48. Error Block Count 2.12.2.49. Deskew Depth 0 2.12.2.50. Deskew Depth 1 2.12.2.51. Deskew Depth 2 2.12.2.52. Deskew Depth 3 2.12.2.53. RX PCS Test Error Count
2.12.3. TX MACレジスター x
2.12.3.1. TX MAC Module Revision ID 2.12.3.2. TX MAC Scratch Register 2.12.3.3. Link Fault Configuration 2.12.3.4. IPG Words to remove per Alignment Marker Period 2.12.3.5. Maximum TX Frame Size 2.12.3.6. TX MAC Configuration 2.12.3.7. EHIP TX MAC Feature Configuration 2.12.3.8. TX MAC Source Address Lower Bytes 2.12.3.9. TX MAC Source Address Higher Bytes
2.12.4. RX MACレジスター x
2.12.4.1. RX MAC Module Revision ID 2.12.4.2. RX MAC Scratch Register 2.12.4.3. Maximum RX Frame Size 2.12.4.4. RX CRC Forwarding 2.12.4.5. Link Fault Status 2.12.4.6. RX MAC Configuration 2.12.4.7. EHIP RX MAC Feature Configuration
2.12.5. Pause and Priority- Based Flow Controlレジスター x
2.12.5.1. TXSFC Module Revision ID 2.12.5.2. TX SFC Scratch Register 2.12.5.3. Enable TX Pause Ports 2.12.5.4. TX Pause Request 2.12.5.5. Enable Automatic TX Pause Retransmission 2.12.5.6. Retransmit Holdoff Quanta 2.12.5.7. Retransmit Pause Quanta 2.12.5.8. Enable TX XOFF 2.12.5.9. Enable Uniform Holdoff 2.12.5.10. Set Uniform Holdoff 2.12.5.11. Lower 4 bytes of the Destination address for Flow Control 2.12.5.12. Higher 2 bytes of the Destination address for Flow Control 2.12.5.13. Lower 4 bytes of the Source address for Flow Control frames 2.12.5.14. Higher 2 bytes of the Source address for Flow Control frames 2.12.5.15. TX Flow Control Feature Configuration 2.12.5.16. Pause Quanta 0 2.12.5.17. Pause Quanta 1 2.12.5.18. Pause Quanta 2 2.12.5.19. Pause Quanta 3 2.12.5.20. Pause Quanta 4 2.12.5.21. Pause Quanta 5 2.12.5.22. Pause Quanta 6 2.12.5.23. Pause Quanta 7 2.12.5.24. PFC Holdoff Quanta 0 2.12.5.25. PFC Holdoff Quanta 1 2.12.5.26. PFC Holdoff Quanta 2 2.12.5.27. PFC Holdoff Quanta 3 2.12.5.28. PFC Holdoff Quanta 4 2.12.5.29. PFC Holdoff Quanta 5 2.12.5.30. PFC Holdoff Quanta 6 2.12.5.31. PFC Holdoff Quanta 7 2.12.5.32. RXSFC Module Revision ID 2.12.5.33. RXSFC Scratch Register 2.12.5.34. Enable RX Pause Frame Processing 2.12.5.35. Forward Flow Control Frames 2.12.5.36. Lower 4 bytes of the Destination address for RX Pause Frames 2.12.5.37. Higher 2 bytes of the Destination address for RX Pause Frames 2.12.5.38. RX Flow Control Feature Configuration
2.12.6. TX Statistics Counterレジスター x
2.12.6.1. TX Statisticsレジスター
2.12.7. RX Statistics Counterレジスター x
2.12.7.1. RX Statisticsレジスター
3. EタイルCPRI PHYについて x
3.1. サポートしている機能 3.2. EタイルCPRI PHYインテルFPGA IP の概要 3.3. EタイルCPRI PHY デバイスファミリーのサポート 3.4. リソース使用率 3.5. リリース情報 3.6. EタイルCPRI PHYインテルFPGA IP コア デバイスのスピードグレードのサポート 3.7. 基本の使い方 3.8. パラメーター設定 3.9. 機能の説明 3.10. EタイルCPRI PHYインテルFPGA IP インターフェイス信号 3.11. レジスター
3.7. 基本の使い方 x
3.7.1. インテル® FPGA IPコアのインストールとライセンス取得 3.7.2. IPコアのパラメーターおよびオプションの指定 3.7.3. 生成ファイルの構造 3.7.4. EタイルCPRI PHYインテルFPGA IP チャネル配置 3.7.5. IPコア・テストベンチ 3.7.6. フルデザインのコンパイル
3.7.1. インテル® FPGA IPコアのインストールとライセンス取得 x
3.7.1.1. Intel® FPGA IP Evaluation Mode
3.9. 機能の説明 x
3.9.1. CPRI PHY機能ブロック
3.9.1. CPRI PHY機能ブロック x
3.9.1.1. EタイルNative PHY 3.9.1.2. ソフト・リセット・シーケンサー 3.9.1.3. レイテンシー測定
3.9.1.3. レイテンシー測定 x
3.9.1.3.1. 確定的レイテンシーの計算
3.10. EタイルCPRI PHYインテルFPGA IP インターフェイス信号 x
3.10.1. クロック信号 3.10.2. TX MIIインターフェイス 3.10.3. RX MIIインターフェイス 3.10.4. 64B/66Bラインレートのステータス・インターフェイス 3.10.5. シリアルI/Oピン 3.10.6. リコンフィグレーション・インターフェイス (Avalon-MM)
3.10.6. リコンフィグレーション・インターフェイス (Avalon-MM) x
3.10.6.1. CPRI PHYリコンフィグレーション・インターフェイス 3.10.6.2. トランシーバー・リコンフィグレーション・インターフェイス 3.10.6.3. RS-FECリコンフィグレーション・インターフェイス
3.11. レジスター x
3.11.1. PHYレジスター 3.11.2. CPRI PHYレジスター 3.11.3. PMAレジスター 3.11.4. RS-FECレジスター
3.11.3. PMAレジスター x
3.11.3.1. PMAキャリブレーション時間の最短化
1. EタイルハードIPユーザーガイドについて
2. イーサネット インテルFPGA IP向けEタイル ハードIPコアについて
3. EタイルCPRI PHYについて
4. E-Tile Channel Placement Tool
5. EタイルハードIPユーザーガイド・アーカイブ
6. Eタイル ハードIPユーザーガイド改訂履歴

2.11.1. ユーザーロジックへのTX MACインターフェイス

MAC+PCSバリエーションのイーサネット インテルFPGA IP向けEタイル ハードIP TXクライアント・インターフェイスでは、Avalon-STプロトコルを採用しています。Avalon-STプロトコルは、同期ポイントツーポイントの単方向インターフェイスで、データストリームのプロデューサー (ソース) とデータのコンシューマー (シンク) を接続します。このインターフェイスの主なプロパティーは次の通りです。

  • パケット開始 (SOP) 信号およびパケット終了 (EOP) 信号でフレーム転送を区切ります。
  • SOPは常にMSB内になければなりません。これにより、着信データの解釈と処理が簡単になります。
  • valid信号によってソースからシンクに信号を限定します。
  • シンクでは、ソースにバックプレッシャーをかけるためにready信号を使用します。ソースは通常、シンクからのready信号のディアサートに応答します。そのために、同じデータがシンクによって受け入れられるまで駆動します。 Ready latencyで定義するのは、ready信号のアサートとディアサートの関係や、データ転送がreadyであると見なされるサイクルです。

クライアントはソースとして機能し、TX MACは送信方向のシンクとして機能します。

表 21.  Avalon-ST TXクライアント・インターフェイス信号すべてのインターフェイス信号はTXクロックによってクロッキングされます。信号名は標準のAvalon-ST信号で、そのわずかな違いによってバリエーションを示します。例 :
  • 単一の10GE/25GEチャネルを持つバリアントの場合 : i_sl_tx_data
  • 1つ以上のチャネルを持つバリアントの場合 : i_sl_tx_data[n-1:0]
  • 単一の100GEチャネルを持つバリアントの場合 : i_tx_data

信号名

 幅

説明

i_sl_clk_tx

i_sl_clk_tx[n-1:0]

i_clk_tx

各チャネルで1ビット

チャネルを駆動するIPコアのTXクロック。

i_sl_tx_data

i_sl_tx_data[n-1:0]

i_tx_data

64 ビット (10G/25G)

512 ビット (100G)

TXデータ。

イーサネット インテルFPGA IP向けEタイル ハードIPでは、9バイト未満の着信パケットは処理しません。そのようなフレームが、TXクライアント・インターフェイスに到達しないようにしてください。IPコアでは、9から13バイトの着信パケットをエラーとしてマークするために、送信時にError Controlバイトをパケットに追加します。

各TXデータパケットの送信は、中間のIDLEサイクルなしで行ってください。このため、アプリケーションでは、かならず単一パケットのデータの提供が、連続したクロックサイクルでできるようにしてください。データが使用できない場合は、データをデザインにバッファーしてSOP信号をアサートする必要があります。これは、TXデータで送信するパケットデータが使用可能であるか、または時間どおりに使用できるようになることが確認できた時点で行います。

i_sl_tx_valid

i_sl_tx_valid[n-1:0]

i_tx_valid

各チャネルで1ビット

アサートされると、TXデータ信号は有効になります。この信号のアサートは、同じパケットに対するパケット開始信号とパケット終了信号のアサートの間に連続して行ってください。

i_sl_tx_empty

i_sl_tx_empty[n-1:0]

i_tx_empty

各チャネルでビット (10G/25G)

6ビット (100G)

EOP信号がアサートされたときのTXデータの空のバイト数を示します。

i_sl_tx_startofpacket

i_sl_tx_startofpacket[n-1:0]

i_tx_startofpacket

各チャネルで1ビット

アサートされると、TXデータによるパケット内データの最初のクロックサイクルの保持を示します (パケットの開始) 。アサートするのはパケットごとに1クロックサイクルの間だけです。

SOP信号がアサートされると、TXデータのMSBによってパケットの開始が駆動されます。

i_sl_tx_endofpacket

i_sl_tx_endofpacket[n-1:0]

i_tx_endofpacket

各チャネルで1ビット

アサートされると、TXデータによるパケット内データの最後のクロックサイクルの保持を示します (パケットの終了) 。アサートするのはパケットごとに1クロックサイクルの間だけです。

一部の正当なパケットでは、SOPおよびEOP信号は、同じクロックサイクルでアサートされます。

o_sl_tx_ready

o_sl_tx_ready[n-1:0]

o_tx_ready

各チャネルで1ビット アサートされると、MACによるデータのReady latencyクロックサイクルの受け入れが現在のサイクルの後にできることを示します。 IPコアでは、ready信号をクロックサイクル <n> でアサートして、クロックサイクル <n + Ready latency> がreadyサイクルであることを示します。クライアントによるデータ転送は、readyサイクル中にのみできます。IPコアによるreadyのディアサートが、TX MACクライアント・インターフェイス上でのパケット転送中に行われると、クライアントでは、TXデータのデータを停止する必要があります。

ready信号は、MACによる通常の動作モードでのデータの受信準備ができていることを示します。ただし、ready信号はリセット後は適切な表示ではないことがあります。パケットの送信が、イーサネット・リンクで確実にパケットを送信できるようになる前に行われないようにするには、アプリケーションによるTXクライアント・インターフェイス上のパケット送信は、 o_tx_lanes_stable 信号のアサートまでは行われないようにしてください。

i_sl_tx_error

i_sl_tx_error[n-1:0]

i_tx_error

各チャネルで1ビット EOPサイクルで (EOP信号がアサートされている間に) アサートされると、IPコアに指示して、パケットへのエラー挿入をイーサネット・リンクへのエラー送信前に行います。

この信号では、パケットの選択的無効化時にクライアントをサポートします。これはまた、テストとデバッグの機能でもあります。ループバック・モードでは、このパケットが戻ると、誤った形式のパケットとしてIPコアによって認識されます。

i_sl_tx_pause

i_sl_tx_pause[n-1:0]

i_tx_pause

各チャネルで1ビット アサートされると、IPコアに指示して、PAUSE XOFFフレームをイーサネット・リンクで送信します。立ち上がりエッジによって要求がトリガーされます。この信号を1の値に維持する必要があるのは、IPコアによるPAUSE期間の終了までです。 IPコアによるPAUSE XOFFフレームの送信は、現在のインフライトTXパケットの処理が完了した後、またそれ以降は、定期的に i_tx_pause 信号をディアサートするまで行います。 i_tx_pause 信号をディアサートすると、IPコアでは、イーサネット・リンク上のPAUSE XONフレームを送信します。
注: 10G/25Gチャネルの場合、 i_sl_tx_pause 信号を205 ns以上保持して、要求がMACでキャプチャされるようにしてください。

この信号が機能するのは、標準のイーサネット・フロー・コントロールがイネーブルになっている場合のみです。

注: 標準イーサネット・フロー・コントロールがイネーブルなのは、RTLパラメーター flow_control の値が、 sfc 、 sfc_no_xoff 、 both 、または both_no_xoff のいずれかの場合です。RTLパラメーターの値をIPコア・インスタンスで指定しなかったが、IPコア・バリエーションを生成して、 Stop TX traffic when link partner sends pause の値をYesまたはNoに設定した場合、一時停止フロー・コントロールもイネーブルになります。

i_sl_tx_pfc

i_sl_tx_pfc[n-1:0]

i_tx_pfc

各チャネルで8 ビット

 ビットがアサートされると、IPコアに指示して、イーサネット・リンク上のPFC XOFFフレームの送信を対応するプライオリティー・ キューに対して行います。立ち上がりエッジによって要求がトリガーされます。この信号を1の値に維持する必要があるのは、IPコアによるPAUSE期間の終了までです。IPコアによるPFC XOFFフレームの送信は、現在のインフライトTXパケットの処理が完了した後、またそれ以降は定期的に、 i_tx_pfc ビットをディアサートするまで行います。そのビットをディアサートすると、IPコアでは、PFC XONフレームを対応するプライオリティー・ キューのイーサネット・リンク上に送信します。
注: 10G/25Gチャネルの場合、 i_sl_tx_pause 信号を205 ns以上保持して、要求がMACでキャプチャされるようにしてください。

この信号が機能するのは、プライオリティー・フロー・コントロールがイネーブルの場合のみです。

注: プライオリティー・フロー・コントロールがイネーブルなのは、RTLパラメーター flow_control の値が、 pfc 、 pfc_no_xoff 、 both 、または both_no_xoff のいずれかの場合です。RTLパラメーターの値をIPコア・インスタンスで指定しなかったが、IPコア・バリエーションを生成して、 Stop TX traffic when link partner sends pause の値をYesまたはNoに設定した場合、プライオリティー・フロー・コントロールもイネーブルになります。

i_sl_tx_skip_crc

i_sl_tx_skip_crc[n-1:0]

i_tx_skip_crc

各チャネルで1ビット TX MACによる現在のTX MACクライアント・インターフェイス・パケットの処理方法を指定します。この信号を使用して、特定のパケットに対する送信元の挿入を一時的にオフにし、最小パケットサイズへのパディングおよびCRCの挿入というデフォルト動作をオーバーライドします。

この信号がアサートされている場合は、TX MACに指示して、CRCの挿入、パディングバイトの追加、送信元アドレス挿入の実装はいずれも行わないようにします。この信号を使用して、TXデータ信号のデータにCRC、パディングバイト (該当する場合) 、および正しい送信元アドレスが含まれていることを示します。

この信号がアサートされず、送信元アドレスの挿入がイネーブルになっている場合は、TX MACに指示して、送信元アドレスを上書きします。MACでは、新しい送信元アドレスを TXMAC_SADDR レジスターからコピーします。

この信号がアサートされていない場合は、送信元アドレスの挿入がイネーブルどうかにかかわらず、TX MACでは、パディングバイトを必要に応じて挿入し、CRCをパケットに挿入します。

クライアントでは、同じ値をこの信号で維持することが必要です。これを (SOP信号をアサートするサイクルからEOP信号をアサートするサイクルまでの) パケットの期間中続けます。
図 33. TX Avalon-ST MACクライアント・インターフェイスを使用したデータ送信
注: シングル・レーン・ポート (i_sl_*) の送信動作はマルチ・レーン・ポートと同等です。

上の図で示しているのは、TX MACクライアント・インターフェイスを使用したデータ送信方法です。このインターフェイスは、Avalon-STインターフェイス仕様に準拠しています。

  • Data valid (i_sl_tx_valid) は、パケットの開始から終了までHighに保ち、パケットの外側ではLowにしてください。
  • パケットの開始は常に i_tx_data のバイトの左端からです。(SOPは整列) 。
  • Ready latencyの設定には、パラメーター・エディターを使用します。
    • o_tx_ready がディアサートされたら、 i_tx_data を一時停止します。その期間は、o_tx_ready がディアサートされるのと同じサイクルの間です。Ready latency は後で開始されます。この例では、Ready latencyは1です。したがって、 o_tx_ready が1サイクルの間ディアサートされたサイクル後、 i_tx_data は1サイクルの間一時停止します。
  • フレームが終了すると、 i_tx_empty の設定は、 i_tx_data の未使用のバイト数になります。開始は右 (バイト0) からです。
    • この例では、パケットの最後のサイクルの i_tx_data には空のバイトが3つあります。
    • 最後のサイクルの最小バイト数は1です。
図 34. イーサネット・パケットのフィールドとフレーム境界 Preamble Passthroughをパラメーター・エディターでオフにした場合は、 i_tx_data の書き込みは、次に示す通りに行ってください。これは、MACに提示されるデータの最初のサイクル用です。
注: 10G/25Gチャネルの場合、複数のサイクルがヘッダーデータの書き込みには必要です。
表 22.  i_tx_data内のTX MACフィールドの位置 (プリアンブル・パススルーがディスエーブルの場合)10G/25Gでは、複数の転送サイクルがヘッダーデータに必要です。10G/25G i_sl_tx_data 列の (') 記号は、その次のサイクルでの転送を表します。
100G

i_tx_data

 10G/25G

i_sl_tx_data

 MACフィールド 注
[511:504] [63:56] Dest Addr[47:40] 送信先アドレスの最初のオクテットは、開始フレーム区切り文字 (SFD) の後に続きます。
[503:496] [55:48] Dest Addr[39:32]  
[495:488] [47:40] Dest Addr[31:24]  
[495:480] [39:32] Dest Addr[23:16]  
[479:472] [31:24] Dest Addr[15:8]  
[471:464] [23:16] Dest Addr[7:0]  
[463:456] [15:8] Src Addr[47:40] Source Address Insertion をオンにすると、コンテンツは txmac_saddr に置き換えられます。 i_tx_skip_crc がHighの場合は例外です。
[455:448] [7:0] Src Addr[39:32]
[447:440] [63:56]' Src Addr[31:24]
[439:432] [55:48]' Src Addr[23:16]
[431:424] [47:40]' Src Addr[15:8]
[423:416] [39:32]' Src Addr[7:0]
[415:408] [31:24]' Length/Type[15:0]  
[407:400] [23:16]' Length/Type[7:0]  
[399:0] [15:0]' …  

i_tx_error または i_sl_tx_error ポートを使用すると、パケットが完了したときにパケットをエラーとしてマークすることができます。

図 35. i_tx_errorの使用

コアでは、カットスルー・インターフェイスを使用するため、与えられたパケットデータの送信をできるだけ早く開始します。コアによるエラーの検出がパケットの開始後だった場合、例えばブリッジング・システムでレシーバーでもカットスルー・インターフェイスを使用している場合は、 i_tx_error を使用してパケットを無効にします。 i_tx_error をテストに使用してエラーパケットを生成すると、リンクのもう一方の端でエラーパケットの拒否ができることが確認できます。

エラーが発生したフレームを無効にするには、そのフレームを i_tx_endofpacketで終了し、 i_tx_error をアサートします。フレームが良好な場合は、 i_tx_error をディアサートします。

注: i_tx_error を使用しても、リモートCRCの堅牢なテストは提供されません。これは、破損したCRCビットに依存するのではなく、MIIエラー制御バイトを使用してエラーを示すからです。
関連情報
レベル 2 の表題