MAX 10のクロッキングおよびPLLユーザーガイド

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ID 683047
日付 2/21/2017
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ドキュメント目次
ドキュメント目次 x
1. MAX® 10のクロッキングおよびPLLの概要 2. MAX® 10のクロッキングおよびPLLのアーキテクチャと機能 3. MAX® 10のクロッキングおよびPLLデザイン検討事項 4. MAX® 10のクロッキングおよびPLL実装ガイド 5. altclkctrl IPコア・リファレンス 6. ALTPLL IPコア・リファレンス 7. ALTPLL_RECONFIG IPコア・リファレンス 8. 内蔵オシレーター IPコア・リファレンス A. MAX 10のクロッキングおよびPLLユーザーガイドのアーカイブ B. MAX® 10のクロッキングおよびPLLユーザーガイド改訂履歴
1. MAX® 10のクロッキングおよびPLLの概要 x
1.1. クロック・ネットワークの概要 1.2. 内蔵オシレータの概要 1.3. PLLの概要
2. MAX® 10のクロッキングおよびPLLのアーキテクチャと機能 x
2.1. クロック・ネットワークのアーキテクチャと機能 2.2. 内蔵オシレータのアーキテクチャと機能 2.3. PLLのアーキテクチャと機能
2.1. クロック・ネットワークのアーキテクチャと機能 x
2.1.1. グローバル・クロック・ネットワーク 2.1.2. クロック・ピンの概要 2.1.3. クロック・リソース 2.1.4. グローバル・クロック・ネットワーク・ソース 2.1.5. グローバル・クロック・コントロール・ブロック 2.1.6. グローバル・クロック・ネットワークのパワーダウン 2.1.7. クロック・イネーブル信号
2.3. PLLのアーキテクチャと機能 x
2.3.1. PLLのアーキテクチャ 2.3.2. PLLの機能 2.3.3. PLLの位置 2.3.4. クロック・ピンのPLLへの接続 2.3.5. PLLカウンタのGCLKへの接続 2.3.6. PLLコントロール信号 2.3.7. クロック・フィードバック・モード 2.3.8. PLLの外部クロック出力 2.3.9. PLLからのADCクロック入力 2.3.10. スペクトラム拡散クロッキング 2.3.11. PLLのプログラマブル・パラメータ 2.3.12. クロック・スイッチオーバー 2.3.13. PLLのカスケード接続 2.3.14. PLLリコンフィギュレーション
2.3.7. クロック・フィードバック・モード x
2.3.7.1. ソース・シンクロナス・モード 2.3.7.2. 非補償モード 2.3.7.3. ノーマル・モード 2.3.7.4. ゼロ遅延バッファ・モード
2.3.11. PLLのプログラマブル・パラメータ x
2.3.11.1. プログラマブル・デューティ・サイクル 2.3.11.2. プログラマブル帯域幅 2.3.11.3. プログラマブル位相シフト
2.3.12. クロック・スイッチオーバー x
2.3.12.1. 自動クロック・スイッチオーバー 2.3.12.2. マニュアル・オーバライドの自動スイッチオーバー 2.3.12.3. マニュアル・クロック・スイッチオーバー
2.3.13. PLLのカスケード接続 x
2.3.13.1. PLL間のカスケード接続 2.3.13.2. カウンタ間のカスケード接続
3. MAX® 10のクロッキングおよびPLLデザイン検討事項 x
3.1. クロック・ネットワークのデザイン検討事項 3.2. 内蔵オシレータ・デザインの検討事項 3.3. PLLのデザイン検討事項
3.1. クロック・ネットワークのデザイン検討事項 x
3.1.1. ガイドライン：クロック・イネーブル信号 3.1.2. ガイドライン：接続制限
3.2. 内蔵オシレータ・デザインの検討事項 x
3.2.1. ガイドライン：接続制限
3.3. PLLのデザイン検討事項 x
3.3.1. ガイドライン：PLLコントロール信号 3.3.2. ガイドライン：接続制限 3.3.3. ガイドライン：セルフ・リセット 3.3.4. ガイドライン：出力クロック 3.3.5. ガイドライン：PLLのカスケード接続 3.3.6. ガイドライン：クロック・スイッチオーバー 3.3.7. ガイドライン：PLLリコンフィギュレーションにおける.mifストリーミング 3.3.8. ガイドライン：PLLリコンフィギュレーションのscandone信号
4. MAX® 10のクロッキングおよびPLL実装ガイド x
4.1. altclkctrl IPコア 4.2. ALTPLL IPコア 4.3. ALTPLL_RECONFIG IPコア 4.4. 内蔵オシレーター IPコア
4.2. ALTPLL IPコア x
4.2.1. PLLロック範囲の拡張 4.2.2. アドバンスト・パラメータを有するプログラマブル帯域幅 4.2.3. PLLダイナミック・リコンフィギュレーションの実装 4.2.4. ダイナミック位相コンフィギュレーションの実装
4.2.3. PLLダイナミック・リコンフィギュレーションの実装 x
4.2.3.1. ポストスケール・カウンタ（C0～C4） 4.2.3.2. スキャン・チェイン 4.2.3.3. チャージ・ポンプとループ・フィルタ 4.2.3.4. PLLカウンタのバイパス
4.2.4. ダイナミック位相コンフィギュレーションの実装 x
4.2.4.1. ダイナミック位相コンフィギュレーション・カウンタ選択 4.2.4.2. アドバンスト・パラメータを有するダイナミック位相コンフィギュレーション
4.3. ALTPLL_RECONFIG IPコア x
4.3.1. リソース使用率レポートの取得
5. altclkctrl IPコア・リファレンス x
5.1. altclkctrlパラメータ 5.2. altclkctrlポートおよび信号
6. ALTPLL IPコア・リファレンス x
6.1. ALTPLLパラメータ 6.2. ALTPLLポートおよび信号
6.1. ALTPLLパラメータ x
6.1.1. 動作モードのパラメータ設定 6.1.2. PLLコントロール信号のパラメータ設定 6.1.3. プログラマブル帯域幅のパラメータ設定 6.1.4. クロック・スイッチオーバーのパラメータ設定 6.1.5. PLLダイナミック・リコンフィギュレーションのパラメータ設定 6.1.6. ダイナミック位相コンフィギュレーションのパラメータ設定 6.1.7. 出力クロックのパラメータ設定
7. ALTPLL_RECONFIG IPコア・リファレンス x
7.1. ALTPLL_RECONFIGパラメータ 7.2. ALTPLL_RECONFIGポートおよび信号 7.3. ALTPLL_RECONFIGカウンタ設定
8. 内蔵オシレーター IPコア・リファレンス x
8.1. altclkctrlパラメータ 8.2. 内蔵オシレーターポートおよび信号
1. MAX® 10のクロッキングおよびPLLの概要
2. MAX® 10のクロッキングおよびPLLのアーキテクチャと機能
3. MAX® 10のクロッキングおよびPLLデザイン検討事項
4. MAX® 10のクロッキングおよびPLL実装ガイド
5. altclkctrl IPコア・リファレンス
6. ALTPLL IPコア・リファレンス
7. ALTPLL_RECONFIG IPコア・リファレンス
8. 内蔵オシレーター IPコア・リファレンス
A. MAX 10のクロッキングおよびPLLユーザーガイドのアーカイブ
B. MAX® 10のクロッキングおよびPLLユーザーガイド改訂履歴

4.2.1. PLLロック範囲の拡張

PLLのロック範囲は、PLLがロックを達成できる最小（Freq min lockパラメータ）の入力周波数の値と最大（Freq max lockパラメータ）の入力周波数の値の間です。入力周波数を変更すると、PLLがロックを喪失することがあります。ただし、入力クロックが最小および最大周波数仕様の範囲内である場合、PLLはロックを達成することができます。入力周波数の値は、 Quartus® Primeソフトウェアのコンパイル・レポートのFitterフォルダ、Resource SectionにあるPLL Summaryレポートで示されます。

Quartus® Primeソフトウェアは、ロック範囲の最大化を実行する際、PLLパラメータに対し必ずしも値を取得するわけではありません。たとえば、ALTPLLパラメータ・エディタで75 MHzの入力クロックを指定する場合、実際のP​​LLロック範囲は70 MHzから90 MHzの間となりえます。使用中のアプリケーションが50 MHzから100 MHzの範囲を必要とする場合、デフォルトのPLLロック範囲は十分ではありません。

PLLのクロック・スイッチオーバーをサポートするデバイスでは、ALTPLL IPコアのパラメータ・エディタを使用してロック範囲を最大化することができます。

PLLのロック範囲を最大化するために有効なパラメータ値を抽出するには、以下の手順を実行します。

  1. 回路図エディタで、デザイン内のALTPLLインスタンスをダブルクリックしてALTPLLパラメータ・エディタを開きます。
  2. General/ModesページのWhat is the frequency of the inclk0 input?で、必要なPLLロック範囲の下限の値を入力します。
    たとえば、アプリケーションが50 MHz～100 MHzのロック範囲を必要とする場合、50 MHzと入力します。
  3. Inputs/Lockページで、Create output file(s) using the 'Advanced' PLL parametersをオンにします。
  4. Clock switchoverページで、Create an 'inclk1' input for a second input clockをオンにし、inclk1の周波数としてロック範囲の上限値を入力します。
    たとえば、アプリケーションが50 MHz～100 MHzのロック範囲を必要とする場合、100 MHzと入力します。
  5. ALTPLL IPコア・パラメータ・エディタの残りのページで、その他のパラメータを設定します。
  6. プロジェクトをコンパイルします。PLL Summaryレポートに表示されるロック範囲に注意してください。コンパイルが良好に実行される場合、M値、N値、チャージ・ポンプ電流、ループ・フィルタ抵抗、およびループ・フィルタ・キャパシタンスといった、このレポートからのPLLのすべての値に留意します。
  7. 回路図エディタで、デザイン内のALTPLLインスタンスをダブルクリックしてALTPLLパラメータ・エディタを開きます。
  8. Clock switchoverページで、Create an 'inclk1' input for a second input clockをオフにします。
  9. Finishをクリックして、PLLのラッパー・ファイルを更新します。
  10. テキスト・エディタで、PLLラッパー・ファイルを開きます。ステップ6にリストされているパラメータのすべての値を修正します。変更を保存します。
    • ラッパー・ファイルがVerilogフォーマットである場合、defparamセクションに移動します。
    • ラッパー・ファイルがVHDL HDLである場合、Generic Mapセクションに移動します。
  11. プロジェクトをコンパイルします。
  12. PLLのロック範囲が必要条件を満たしていることを確認するために、PLL Summaryレポートを確認してください。変更済みのPLLは必要なロック範囲を有している必要があります。

入力クロック周波数が必要なPLLロック範囲の上下限に極めて近い場合（たとえば、必要なロック範囲の下限が50 MHzで、入力クロック周波数が50 MHzの場合）、入力クロックがジッタを有するか、周波数が50 MHz以下をドリフトする際に、PLLがロックを維持しないことがあります。こうした場合、入力クロック周波数が範囲の上下限から遠くなるよう、PLLのロック範囲を拡張することができます。たとえば、必要なロック範囲である50 MHz～100 MHzがPLLのロック範囲内になるよう、45 MHz～105 MHzと入力することができます。

この手順を使用して所望のロック範囲を実装することができない場合、 Quartus® Primeソフトウェアはエラー・メッセージを表示します。その場合、入力周波数範囲をサポートするために、PLLリコンフィギュレーションなど他のオプションを検討する必要があります。

レベル 2 の表題