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2.3.11.3. プログラマブル位相シフト
MAX® 10デバイスは、位相シフトを使用してクロック遅延を実装します。以下に示す方法のいずれかを使用して MAX® 10 PLLから出力クロックを位相シフトすることができます。
- VCO位相タップを使用する高分解能
- カウンタ始動時間を使用する低分解能
VCO位相出力とカウンタ始動時間は、遅延を挿入するにあたって最も正確な方法です。これらの方法は純粋にカウンタ設定に基づいており、プロセス、電圧、および温度とは関係しません。
MAX® 10デバイスは、VCO位相タップのダイナミック位相シフトのみをサポートします。この位相シフトは何度でもコンフィギュレーションすることができます。各位相シフトにはおよそ1scanclkサイクルを要し、大きな位相シフトを迅速に実装することができます。
分解能の高い位相シフト
分解能の高い位相シフトを実装するには、出力カウンタのいずれか（C[4..0]）またはMカウンタがVCOの8つの位相のいずれかを基準クロックとして使用できるようにします。これにより、遅延時間を高い分解能で調整することができます。以下に示す式は、この方法を使用して挿入可能な最小遅延時間を示しています。
図 17. 高分解能の位相シフトの式式中のfREFは、入力基準クロック周波数を示します。
たとえば、fREFが100 MHz、N = 1、M = 8の場合、fVCO = 800 MHz、Φfine = 156.25 psとなります。この位相シフトはPLLの動作周波数で定義され、位相シフトの値は基準クロック周波数とカウンタ設定によって決まります。
次の図は、VCO位相タップ方式の高い分解能を使用した位相シフトの挿入例を示しています。VCOからの8つの位相は、参考用に名前を付けて示しています。
図 18. VCO位相出力とカウンタ遅延時間を使用した遅延挿入の例この例では、
- CLK0はVCOからの0°位相を基準とし、カウンタのC値はゼロに設定されています。
- CLK1信号は4で分周され、High時間とLow時間の長さはそれぞれ2VCOクロックになります。CLK1はVCOからの135°位相タップを基準とし、カウンタのC値は1に設定されています。
- CLK2信号も4で分周されます。この例では、2つのクロックは3 Φfineだけオフセットされます。CLK2はVCOからの0°位相を基準としますが、カウンタのC値は3に設定されています。これにより、最終的な遅延は2Φcoarse（2つの完全なVCO期間）になります。
分解能の低い位相シフト
分解能の低い位相シフトを実装するには、あらかじめ設定されたカウンタ・クロックの数だけカウンタの始動を延期させます。
図 19. 低分解能の位相シフトの式式中のCは、カウンタ遅延時間に設定されたカウント値（ Quartus® Primeソフトウェアのコンパイル・レポートのPLL使用セクションにおける初期設定）です。初期値が1の場合、C – 1 = 0°位相シフトです。