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6.2. ALTPLLポートおよび信号
| ポート名10 | 条件 | 説明 |
|---|---|---|
| areset | オプション |
GATE_LOCK_COUNTERパラメータを含むすべてのカウンタを初期値にリセットします。 |
| clkswitch | オプション |
クロック入力ポート（inclk0ポートとinclk1ポート）間を動的にトグルする、あるいは自動クロック・スイッチオーバーを手動でオーバーライドするコントロール入力ポートです。 inclk1ポートのみが作成されている場合、clkswitchポートを作成する必要があります。 |
| configupdate | オプション |
ダイナミック・フルPLLリコンフィギュレーション。 |
| inclk[] | 必須 |
クロック・ネットワークを駆動するクロック入力です。 複数のinclk[]ポートが作成されている場合、clkselectポートを使用して使用するクロックを指定する必要があります。inclk0ポートは常に接続している必要があります。なお、切り替えが必要な場合は他のクロック入力を接続します。 このポートは、専用クロック・ピンまたはPLL出力クロックで駆動することができます。 |
| pfdena | オプション |
位相周波数検出器（PFD）を有効にします。 PFDが無効のとき、PLLは入力クロックに関係なく動作を継続します。PLL出力クロック周波数は一定時間変化しないため、信頼性の高い入力クロックが存在しないときは、pfdenaポートをシャットダウンまたはクリーンアップ機能として使用することができます。 |
| phasecounterselect[] | オプション |
カウンタ選択を指定します。 phasecounterselect[2..0]ビットを使用して、位相調整のためにMカウンタまたはCカウンタのうちの1つのいずれかを選択することができます。1つのアドレス・マップですべてのCカウンタを選択します。この信号は、SCANCLKの立ち上がりエッジでPLLのレジスタに格納されます。 |
| phasestep | オプション |
ダイナミック位相シフトを指定します。ロジックHighでダイナミック位相シフトを有効にします。 |
| phaseupdown | オプション |
ダイナミック位相シフトの方向を指定します。1= UP、0 = DOWNです。信号はSCANCLKの立ち上がりエッジのPLLでレジスタに格納されています。 |
| scanclk | オプション |
シリアル・スキャン・チェインの入力クロック・ポート。 PHASESTEPと組み合わせて使用され、ダイナミック位相シフトを有効または無効にする、コアからの自走クロックです。ダイナミック・リコンフィギュレーションではSCANCLKと共有されます。 |
| scanclkena | オプション |
シリアル・スキャン・チェインのクロック・イネーブル・ポート。 |
| scandata | オプション |
シリアル・スキャン・チェインのデータを格納します。 |
| ポート名11 | 条件 | 説明 |
|---|---|---|
| activeclock | オプション |
クロック・スイッチオーバー回路が開始する際、どのクロックがプライマリ基準クロックであるのかを指定します。 inclk0が使用されている場合、activeclockポートはLowになります。また、inclk1が使用されている場合、activeclockポートはHighになります。 プライマリ基準クロックが正しくトグルしていないとき、クロック・スイッチオーバーを自動的に開始するようPLLを設定するか、あるいはclkswitch入力ポートを使用して、クロック・スイッチオーバーを手動で開始することができます。 |
| c[] | 必須 |
PLLのクロック出力。 |
| clkbad[] | オプション |
clkbad1ポートとclkbad0ポートは、入力クロックのトグルをチェックします。 inclk0ポートがトグルを停止すると、clkbad0ポートはHighになります。また、inclk1ポートがトグルを停止すると、clkbad1ポートはHighになります。 |
| locked | オプション |
この出力ポートは、PLLがPhase-Lockedに達した際にインジケータとして機能します。lockedポートは、PLLがロックされている限りHighのままです。また、PLLのロックが解除されるとLowになります。 locked信号をゲートするにあたって必要なサイクル数は、PLL入力クロックによって異なります。ゲート・ロック回路はPLL入力クロックによってクロックされます。PLLの最大ロック時間はMAX 10 Device Datasheetで確認することができます。 PLLの最大ロック時間を確保し、PLL入力クロックの周期で分周します。結果は、locked信号をゲートするために必要なクロック・サイクル数になります。 ロック信号はPLLの非同期出力です。PLLロック信号は、位相周波数検出器（PFD）を以下のように供給する基準クロックとフィードバック・クロックから求められます。
基準クロックとフィードバック・クロックの位相および周波数が同じであるかロック回路許容範囲内であるとき、PLLはlockedポートをアサートします。2つのクロック信号間の差がロック回路許容範囲外になると、PLLはロックを喪失します。 |
| phasedone | オプション |
この出力ポートは、ダイナミック位相リコンフィギュレーションが完了したことを示します。 phasedone信号がアサートされる場合、位相調整が完了し、PLLが2番目の調整パルスで動作可能な状態であることをコア・ロジックに示します。この信号は、内部PLLタイミングに基づいてアサートし、SCANCLKの立ち上がりエッジでディアサートします。 |
| scandataout | オプション |
シリアル・スキャン・チェインのデータ出力です。 scandataoutポートは、PLLのリコンフィギュレーションが完了したことを判断するために使用することができます。リコンフィギュレーションが完了すると最後の出力がクリアされます。 |
| scandone | オプション |
この出力ポートは、スキャン・チェインの書き込み動作が開始されることを示します。 scandoneポートは、スキャン・チェインの書き込み動作が開始するとHighになります。また、スキャン・チェインの書き込み動作が完了するとLowになります。 |
関連情報
10 正確な名前を得るには、ポート名内の角括弧[]を整数に置き換えてください。例：inclk0、inclk1
11 正確な名前を得るには、ポート名内の角括弧[]を整数に置き換えてください。例：c0、c1