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Ixiasoft
2.3.1. PLLのアーキテクチャ
位相周波数検出器（PFD）
チャージ・ポンプ（CP）
ループ・フィルタ（LF）
電圧制御オシレータ（VCO）
ポスト・スケール・カウンタ（C）
内部遅延エレメント
PLL出力
2.3.2. PLLの機能
2.3.3. PLLの位置
2.3.4. クロック・ピンのPLLへの接続
2.3.5. PLLカウンタのGCLKへの接続
2.3.6. PLLコントロール信号
2.3.7. クロック・フィードバック・モード
2.3.8. PLLの外部クロック出力
2.3.9. PLLからのADCクロック入力
2.3.10. スペクトラム拡散クロッキング
2.3.11. PLLのプログラマブル・パラメータ
2.3.12. クロック・スイッチオーバー
2.3.13. PLLのカスケード接続
2.3.14. PLLリコンフィギュレーション
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2.3.1. PLLのアーキテクチャ
PLLの主な目的は、電圧制御オシレータ（VCO）の位相と周波数を入力リファレンス・クロックに同期させることです。
図 7. MAX® 10 PLLの上位レベルのブロック図各クロック・ソースは、PLLとしてデバイスの同じサイドに配置されている2～4本のクロック・ピンのどれからでも供給することができます。
位相周波数検出器（PFD）
PFDは、フィードバック・クロックからの入力fFBと入力リファレンス・クロックからの入力fREFを有します。PLLは、PFDを使用してフィードバック・クロックへの入力リファレンス・クロックの立ち上がりエッジを比較します。PFDは、VCOが高い周波数で動作する必要があるか、低い周波数で動作する必要があるかを決定するUp信号またはDown信号を生成します。
チャージ・ポンプ（CP）
チャージ・ポンプがUp信号でロジックHighを受信する場合、電流はループ・フィルタに駆動されます。チャージ・ポンプがDown信号でロジックHighを受信する場合、電流はループ・フィルタから引き出されます。
ループ・フィルタ（LF）
ループ・フィルタは、Up信号とDown信号をPFDからVCOのバイアスに使用する電圧に変換します。また、ループ・フィルタはチャージ・ポンプからグリッチをフィルタし、電圧のオーバーシュートを防ぎます。これによりVCOのジッタを最小限に抑えます
電圧制御オシレータ（VCO）
VCOの動作速度は、チャージ・ポンプからの電圧によって決まります。VCOは、4ステージの差動リング・オシレータとして実装されます。VCOの周波数（fVCO）を入力基準周波数（fREF）よりも高くするために、分周カウンタ（M）がフィードバック・ループに挿入されます。
VCOの周波数は、次の式を用いて算出します。
fVCO = fREF × M = fIN × M/N
式中のfINはPLLへの入力クロック周波数であり、Nはプリスケール・カウンタです。
VCO周波数は重要なパラメータであり、PLLの適切な動作を確実にするために600～1,300 MHzである必要があります。 Quartus® Primeソフトウェアは、デザインのクロック出力および位相シフト要件に基づいて、VCO周波数を推奨される範囲内に自動的に設定します。
ポスト・スケール・カウンタ（C）
VCO出力は、最大5つのポストスケール・カウンタ（C0、C1、C2、C3、およびC4）を供給することができます。これらのポストスケール・カウンタにより、PLLが多数の調和関係にある周波数を生成することが可能になります。
内部遅延エレメント
MAX® 10 PLLは、GCLKネットワークとI/Oバッファ上の配線を補償するために内部遅延エレメントを有します。これらの内部遅延は固定されています。
PLL出力
MAX® 10 PLLは最大5つのGCLK出力と1つの専用外部クロック出力をサポートします。GCLKネットワークまたは専用外部クロック出力への出力周波数（fOUT）は、以下の式を用いて決定します。
fREF = fIN/Nと
fOUT = fVCO/C = (fREF × M)/C = (fIN × M)/(N × C)
式中で、CはC0、C1、C2、C3、またはC4カウンタの設定を表します。