MAX 10のクロッキングおよびPLLユーザーガイド

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ID 683047
日付 2/21/2017
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ドキュメント目次
ドキュメント目次 x
1. MAX® 10のクロッキングおよびPLLの概要 2. MAX® 10のクロッキングおよびPLLのアーキテクチャと機能 3. MAX® 10のクロッキングおよびPLLデザイン検討事項 4. MAX® 10のクロッキングおよびPLL実装ガイド 5. altclkctrl IPコア・リファレンス 6. ALTPLL IPコア・リファレンス 7. ALTPLL_RECONFIG IPコア・リファレンス 8. 内蔵オシレーター IPコア・リファレンス A. MAX 10のクロッキングおよびPLLユーザーガイドのアーカイブ B. MAX® 10のクロッキングおよびPLLユーザーガイド改訂履歴
1. MAX® 10のクロッキングおよびPLLの概要 x
1.1. クロック・ネットワークの概要 1.2. 内蔵オシレータの概要 1.3. PLLの概要
2. MAX® 10のクロッキングおよびPLLのアーキテクチャと機能 x
2.1. クロック・ネットワークのアーキテクチャと機能 2.2. 内蔵オシレータのアーキテクチャと機能 2.3. PLLのアーキテクチャと機能
2.1. クロック・ネットワークのアーキテクチャと機能 x
2.1.1. グローバル・クロック・ネットワーク 2.1.2. クロック・ピンの概要 2.1.3. クロック・リソース 2.1.4. グローバル・クロック・ネットワーク・ソース 2.1.5. グローバル・クロック・コントロール・ブロック 2.1.6. グローバル・クロック・ネットワークのパワーダウン 2.1.7. クロック・イネーブル信号
2.3. PLLのアーキテクチャと機能 x
2.3.1. PLLのアーキテクチャ 2.3.2. PLLの機能 2.3.3. PLLの位置 2.3.4. クロック・ピンのPLLへの接続 2.3.5. PLLカウンタのGCLKへの接続 2.3.6. PLLコントロール信号 2.3.7. クロック・フィードバック・モード 2.3.8. PLLの外部クロック出力 2.3.9. PLLからのADCクロック入力 2.3.10. スペクトラム拡散クロッキング 2.3.11. PLLのプログラマブル・パラメータ 2.3.12. クロック・スイッチオーバー 2.3.13. PLLのカスケード接続 2.3.14. PLLリコンフィギュレーション
2.3.7. クロック・フィードバック・モード x
2.3.7.1. ソース・シンクロナス・モード 2.3.7.2. 非補償モード 2.3.7.3. ノーマル・モード 2.3.7.4. ゼロ遅延バッファ・モード
2.3.11. PLLのプログラマブル・パラメータ x
2.3.11.1. プログラマブル・デューティ・サイクル 2.3.11.2. プログラマブル帯域幅 2.3.11.3. プログラマブル位相シフト
2.3.12. クロック・スイッチオーバー x
2.3.12.1. 自動クロック・スイッチオーバー 2.3.12.2. マニュアル・オーバライドの自動スイッチオーバー 2.3.12.3. マニュアル・クロック・スイッチオーバー
2.3.13. PLLのカスケード接続 x
2.3.13.1. PLL間のカスケード接続 2.3.13.2. カウンタ間のカスケード接続
3. MAX® 10のクロッキングおよびPLLデザイン検討事項 x
3.1. クロック・ネットワークのデザイン検討事項 3.2. 内蔵オシレータ・デザインの検討事項 3.3. PLLのデザイン検討事項
3.1. クロック・ネットワークのデザイン検討事項 x
3.1.1. ガイドライン：クロック・イネーブル信号 3.1.2. ガイドライン：接続制限
3.2. 内蔵オシレータ・デザインの検討事項 x
3.2.1. ガイドライン：接続制限
3.3. PLLのデザイン検討事項 x
3.3.1. ガイドライン：PLLコントロール信号 3.3.2. ガイドライン：接続制限 3.3.3. ガイドライン：セルフ・リセット 3.3.4. ガイドライン：出力クロック 3.3.5. ガイドライン：PLLのカスケード接続 3.3.6. ガイドライン：クロック・スイッチオーバー 3.3.7. ガイドライン：PLLリコンフィギュレーションにおける.mifストリーミング 3.3.8. ガイドライン：PLLリコンフィギュレーションのscandone信号
4. MAX® 10のクロッキングおよびPLL実装ガイド x
4.1. altclkctrl IPコア 4.2. ALTPLL IPコア 4.3. ALTPLL_RECONFIG IPコア 4.4. 内蔵オシレーター IPコア
4.2. ALTPLL IPコア x
4.2.1. PLLロック範囲の拡張 4.2.2. アドバンスト・パラメータを有するプログラマブル帯域幅 4.2.3. PLLダイナミック・リコンフィギュレーションの実装 4.2.4. ダイナミック位相コンフィギュレーションの実装
4.2.3. PLLダイナミック・リコンフィギュレーションの実装 x
4.2.3.1. ポストスケール・カウンタ（C0～C4） 4.2.3.2. スキャン・チェイン 4.2.3.3. チャージ・ポンプとループ・フィルタ 4.2.3.4. PLLカウンタのバイパス
4.2.4. ダイナミック位相コンフィギュレーションの実装 x
4.2.4.1. ダイナミック位相コンフィギュレーション・カウンタ選択 4.2.4.2. アドバンスト・パラメータを有するダイナミック位相コンフィギュレーション
4.3. ALTPLL_RECONFIG IPコア x
4.3.1. リソース使用率レポートの取得
5. altclkctrl IPコア・リファレンス x
5.1. altclkctrlパラメータ 5.2. altclkctrlポートおよび信号
6. ALTPLL IPコア・リファレンス x
6.1. ALTPLLパラメータ 6.2. ALTPLLポートおよび信号
6.1. ALTPLLパラメータ x
6.1.1. 動作モードのパラメータ設定 6.1.2. PLLコントロール信号のパラメータ設定 6.1.3. プログラマブル帯域幅のパラメータ設定 6.1.4. クロック・スイッチオーバーのパラメータ設定 6.1.5. PLLダイナミック・リコンフィギュレーションのパラメータ設定 6.1.6. ダイナミック位相コンフィギュレーションのパラメータ設定 6.1.7. 出力クロックのパラメータ設定
7. ALTPLL_RECONFIG IPコア・リファレンス x
7.1. ALTPLL_RECONFIGパラメータ 7.2. ALTPLL_RECONFIGポートおよび信号 7.3. ALTPLL_RECONFIGカウンタ設定
8. 内蔵オシレーター IPコア・リファレンス x
8.1. altclkctrlパラメータ 8.2. 内蔵オシレーターポートおよび信号
1. MAX® 10のクロッキングおよびPLLの概要
2. MAX® 10のクロッキングおよびPLLのアーキテクチャと機能
3. MAX® 10のクロッキングおよびPLLデザイン検討事項
4. MAX® 10のクロッキングおよびPLL実装ガイド
5. altclkctrl IPコア・リファレンス
6. ALTPLL IPコア・リファレンス
7. ALTPLL_RECONFIG IPコア・リファレンス
8. 内蔵オシレーター IPコア・リファレンス
A. MAX 10のクロッキングおよびPLLユーザーガイドのアーカイブ
B. MAX® 10のクロッキングおよびPLLユーザーガイド改訂履歴

3.3.6. ガイドライン：クロック・スイッチオーバー

PLLでクロック・スイッチオーバーを使用してデザインする場合は、以下のガイドラインに従ってください。

  • クロック喪失検出および自動クロック・スイッチオーバーを使用するには、inclk0とinclk1の周波数差が20%以内である必要があります。この要件を満たせない場合、clkbad[0]信号とclkbad[1]信号は正しく機能しません。
  • マニュアル・クロック・スイッチオーバーを使用する場合、inclk0とinclk1周波数差は20%を超えても構いません。ただし、2つのクロック・ソース（周波数、位相、またはその両方）の差によって、PLLがロックを失う可能性があります。PLLをリセットすると、入力クロックと出力クロック間の正しい位相関係が維持されます。
  • マニュアル・クロック・スイッチオーバー・イベントを開始するためにclkswitch信号がHighになるとき、inclk0とinclk1の両方を実行している必要があります。この要件を満たせない場合、クロック・スイッチオーバーが正しく機能しません。
  • クロック・スイッチオーバー機能と小さい周波数ドリフトを必要とするアプリケーションでは、狭帯域幅PLLを使用する必要があります。狭帯域幅PLLは、基準入力クロックの変動に対する反応が広帯域幅PLLよりも遅くなります。また、スイッチオーバーが起こる際、狭帯域幅PLLが出力にクロック停止を伝える速度は広帯域幅PLLよりも遅くなります。狭帯域幅PLLは、基準クロックのジッタをフィルタします。なお、狭帯域幅PLLではロック時間も長くなることに注意してください。
  • スイッチオーバーが起こると、PLLが新しいクロックにロックするための有限の再同期期間が生じることがあります。PLLが再ロックするにあたって必要な正確な時間は、PLLのコンフィギュレーションによって異なります。
  • PLLへの入力クロックとPLLからの出力クロックの位相関係は、デザインにおいて重要です。クロック・スイッチオーバーを実行した後、10 nsの間aresetをアサートします。ロックされた信号（またはゲート・ロックされた信号）がHighになるのを待ってから、PLLからの出力クロックを再度イネーブルします。
  • PLLの再同期化期間中にシステムが周波数変動に対応できない場合は、スイッチオーバー中にシステムをディセーブルします。clkbad[0]およびclkbad[1]ステータス信号を使用してPFDをオフ（pfdena = 0）にすることにより、VCOは最後の周波数を維持します。また、スイッチオーバー・ステート・マシンを使用して、セカンダリ・クロックに切り換えることもできます。PFDをイネーブルすると、出力クロック・イネーブル信号（clkena）がスイッチオーバーおよび再同期化期間中にクロック出力をディセーブルすることができます。ロック表示が安定した後、システムは出力クロックを再度イネーブルすることができます。
  • プライマリ・クロックが失われるとVCO周波数は徐々に低下し、セカンダリ・クロックにロックするとVCOは上昇します。次の図はこの状況を図示しています。VCOがセカンダリ・クロックにロックした後、VCO周波数で多少のオーバーシュート（過周波数状態）が生じることがあります。
図 25. VCOのスイッチオーバー動作周波数
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