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6.1.7. 出力クロックのパラメータ設定
ALTPLLパラメータ・エディタのOutput Clocksページには、クロック出力信号のパラメータ設定が含まれています。ALTPLL IPコアのc0、c1、c2、c3、およびc4クロック出力信号をコンフィギュレーションすることができます。
各オプションは、次の2つのカラムを有します。
- Requested settings—実装する設定。
- Actual settings—要求された設定に最も近似するように、PLL回路で実装可能な値に一番近い値を設定。
Actual settingsカラムの値は、Requested settingsを調整するためのガイドとして使用します。いずれかの出力クロックのRequested settingsが近似できない場合、ALTPLL IPコア・パラメータ・エディタは各ページのトップで警告メッセージを発します。
| パラメータ | Value | 説明 |
|---|---|---|
| Use this clock | OnまたはOff | ALTPLLインスタンスで出力クロック・ポートを生成するには、このオプションをオンにします。 補償される出力クロック・ポートは、デフォルトで有効になっています。これとは異なる補償される出力クロック・ポートを選択しない限り、無効にすることはできません。 |
| Enter output clock frequency | — | 出力クロック信号の周波数を指定します。 |
| Enter output clock parameters | — | 周波数の代わりに出力クロックのパラメータを指定します。 |
| Clock multiplication factor | — | 信号のクロック逓倍係数を指定します。 |
| Clock division factor | — | 信号のクロック分周係数を指定します。 |
| Clock phase shift | — | 出力クロック信号のプログラマブル位相シフトを設定します。 最小の位相シフトはVCO周期の1/8です。位相の増分については、最大のステップ・サイズは45度です。Clock multiplication factorオプションとClock division factorオプションを使用して、より小さいステップを設定することができます。 たとえば、ポストスケール・カウンタが32である場合、最小の位相シフト・ステップは0.1°です。UpおよびDownボタンを使用して、位相シフトの値を循環することができます。あるいは、これらのボタンを使用する代わりに、位相シフト・フィールドに手動で数値を入力することができます。 |
| Clock duty cycle (%) | — | 出力クロック信号のデューティ・サイクルを設定します。 |
| Per Clock Feasibility Indicators | — | 実現不可能な設定を有する出力クロックを示します。 出力クロック名が赤で示されるものが実現不可能な設定を有するクロックの名前です。緑色でリストされるクロックには設定上の問題はありません。また、グレーで表示されるクロック名は選択されていない出力クロックを示します。警告メッセージの内容を解決するには、影響のある出力クロックのRequested settingsを調整する必要があります。 |
ALTPLL IPコア・パラメータ・エディタは最も単純な有理数を計算し、Actual settingsカラムで表示します。コピー・ボタンを使用して、Actual settingsからRequested settingsに値をコピーすることができます。
図 30. PLLの出力クロック周波数
たとえば、入力クロック周波数が100 MHzであり、必要な逓倍係数と分周係数がそれぞれ205と1025である場合、出力クロック周波数は、100 × 205/1025=20 MHzと計算されます。Actual settingsは最も単純な有理数を反映します。そのため、実際の逓倍係数と分周係数はそれぞれ1と5になります。