Quartus® Prime プロ・エディションのユーザーガイド: パーシャル・リコンフィグレーション

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ID 683834
日付 10/23/2024
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ドキュメント目次
ドキュメント目次 x
1. パーシャル・リコンフィグレーション・デザインの作成 2. パーシャル・リコンフィグレーション・ソリューション IP ユーザーガイド A. Quartus® Prime プロ・エディションのユーザーガイド
1. パーシャル・リコンフィグレーション・デザインの作成 x
1.1. このバージョンの新機能 1.2. パーシャル・リコンフィグレーション用語 1.3. パーシャル・リコンフィグレーション・プロセス・シーケンス 1.4. 内部ホストのパーシャル・リコンフィグレーション 1.5. 外部ホストのパーシャル・リコンフィグレーション 1.6. パーシャル・リコンフィグレーション・デザイン・フロー 1.7. パーシャル・リコンフィグレーション・デザインの考慮事項 1.8. 階層型パーシャル・リコンフィグレーション 1.9. パーシャル・リコンフィグレーション・デザインのタイミング解析 1.10. パーシャル・リコンフィグレーション・デザインのシミュレーション 1.11. パーシャル・リコンフィグレーション・デザインのデバッグ 1.12. パーシャル・リコンフィグレーション・セキュリティー ( Stratix® 10デザイン) 1.13. PRビットストリームの圧縮および暗号化 ( Arria® 10および Cyclone® 10 GXデザイン) 1.14. PRプログラミング・エラーの回避 1.15. PRデザインのバージョン互換コンパイル・データベースのエクスポート 1.16. パーシャル・リコンフィグレーション・デザインの作成の改訂履歴
1.6. パーシャル・リコンフィグレーション・デザイン・フロー x
1.6.1. ステップ 1 : パーシャル・リコンフィグレーションのリソースの特定 1.6.2. ステップ2 : デザイン・パーティションの作成 1.6.3. ステップ 3 : デザインのフロアプラン 1.6.4. ステップ4 : Partial Reconfiguration Controller Intel FPGA IPの追加 1.6.5. ステップ5 : ペルソナの定義 1.6.6. ステップ6 : ペルソナのリビジョンの作成 1.6.7. ステップ7 : ベースリビジョンのコンパイルと静的領域のエクスポート 1.6.8. ステップ8 : PR実装リビジョンのセットアップ 1.6.9. ステップ9 : FPGAデバイスのプログラミング
1.6.3. ステップ 3 : デザインのフロアプラン x
1.6.3.1. フロアプラン制約の段階的適用
1.6.4. ステップ4 : Partial Reconfiguration Controller Intel FPGA IPの追加 x
1.6.4.1. Partial Reconfiguration Controller Intel FPGA IPの追加 1.6.4.2. Partial Reconfiguration Controller Arria® 10/Cyclone 10 FPGA IPの追加
1.6.7. ステップ7 : ベースリビジョンのコンパイルと静的領域のエクスポート x
1.6.7.1. PR ロジック使用率レポートの理解
1.6.9. ステップ9 : FPGAデバイスのプログラミング x
1.6.9.1. PRビットストリーム・ファイルの生成 1.6.9.2. PRビットストリーム・ファイルの生成 1.6.9.3. パーシャル・リコンフィグレーション・ビットストリームの互換性チェック 1.6.9.4. ロウ・バイナリ・プログラミング・ファイル・バイト・シーケンスの送信例 1.6.9.5. 複数の .pmsfファイルをマージして1つの .pmsfファイルを生成する ( Arria® 10および Cyclone® 10 GXデザイン)
1.7. パーシャル・リコンフィグレーション・デザインの考慮事項 x
1.7.1. パーシャル・リコンフィグレーション・デザイン・ガイドライン 1.7.2. PRデザインにおけるタイミング・クロージャーのベストプラクティス 1.7.3. PRファイルの管理 1.7.4. PR領域の初期条件の評価 1.7.5. PR領域に対するラッパーロジックの作成 1.7.6. PR領域に対するフリーズロジックの作成 1.7.7. PR領域レジスターのリセット 1.7.8. PR領域でのグローバル信号の昇格 1.7.9. クロックおよびその他のグローバル配線のプランニング 1.7.10. オンチップメモリーのクロックイネーブルの実装
1.7.3. PRファイルの管理 x
1.7.3.1. 方法1 (推奨) ：各ペルソナに一意のエンティティーおよびファイル名を指定する 1.7.3.2. 方法 2: パラメーター化されたPRペルソナにQSF割り当てを設定する
1.7.8. PR領域でのグローバル信号の昇格 x
1.7.8.1. 行クロック領域境界の表示
1.7.10. オンチップメモリーのクロックイネーブルの実装 x
1.7.10.1. クロック・ゲーティング
1.8. 階層型パーシャル・リコンフィグレーション x
1.8.1. 異なるコンパイルからの親QDBファイルの使用
1.9. パーシャル・リコンフィグレーション・デザインのタイミング解析 x
1.9.1. 集約リビジョンでのタイミング解析の実行
1.10. パーシャル・リコンフィグレーション・デザインのシミュレーション x
1.10.1. パーシャル・リコンフィグレーション・シミュレーション・フロー 1.10.2. PRペルソナ置き換えのシミュレーション
1.10.2. PRペルソナ置き換えのシミュレーション x
1.10.2.1. altera_pr_persona_if モジュール 1.10.2.2. altera_pr_wrapper_mux_out モジュール 1.10.2.3. altera_pr_wrapper_mux_in モジュール
1.11. パーシャル・リコンフィグレーション・デザインのデバッグ x
1.11.1. Signal Tapロジック・アナライザーを使用したPRデザインのデバッグ 1.11.2. Intel Configuration Reset Release Endpoint to Debug Logic IPのインスタンス化
1.12. パーシャル・リコンフィグレーション・セキュリティー ( Stratix® 10デザイン) x
1.12.1. PRビットストリームのセキュリティー検証 ( Stratix® 10デザイン) 1.12.2. PRビットストリーム認証 ( Stratix® 10デザイン) 1.12.3. PRビットストリーム暗号化 ( Stratix® 10デザイン)
1.13. PRビットストリームの圧縮および暗号化 ( Arria® 10および Cyclone® 10 GXデザイン) x
1.13.1. 暗号化PRビットストリームの生成 (インテルArria 10または Cyclone® 10 GXデザイン) 1.13.2. ビットストリームの暗号化および圧縮のClock-to-Data比 （インテルArria 10または Cyclone® 10 GXデザイン) 1.13.3. データ圧縮の比較
1.15. PRデザインのバージョン互換コンパイル・データベースのエクスポート x
1.15.1. PRデザインのバージョン互換データベースのフロー 1.15.2. PRデザインのバージョン互換コンパイル・データベースの生成
2. パーシャル・リコンフィグレーション・ソリューション IP ユーザーガイド x
2.1. 内部および外部PRホスト・コンフィグレーション 2.2. Partial Reconfiguration Controller Intel FPGA IP 2.3. Partial Reconfiguration Controller Intel Arria® 10/Cyclone® 10 FPGA IP 2.4. Partial Reconfiguration External Configuration ControllerIntel FPGA IP 2.5. Partial Reconfiguration Region Controller Intel® FPGA IP 2.6. Avalon® Memory-Mapped Partial Reconfiguration Freeze Bridge IP 2.7. Avalon® Streaming Partial Reconfiguration Freeze Bridge IP 2.8. インテルFPGA IPの生成およびシミュレーション 2.9. Quartus® Prime プロ・エディション ユーザーガイド : パーシャル・リコンフィグレーションのアーカイブ 2.10. パーシャル・リコンフィグレーション・ソリューションIPユーザーガイド 改訂履歴
2.2. Partial Reconfiguration Controller Intel FPGA IP x
2.2.1. メモリーマップ 2.2.2. パラメーター 2.2.3. ポート 2.2.4. タイミング仕様 2.2.5. PRエラーの回復 2.2.6. セキュア・デバイス・マネージャー Firmware Error Reporting
2.2.5. PRエラーの回復 x
2.2.5.1. PR エラー回復のタイミング仕様
2.2.6. セキュア・デバイス・マネージャー Firmware Error Reporting x
2.2.6.1. SDM Firmware Error Reportingのタイミング仕様
2.3. Partial Reconfiguration Controller Intel Arria® 10/Cyclone® 10 FPGA IP x
2.3.1. エージェント・インターフェイス 2.3.2. リコンフィグレーション・シーケンス 2.3.3. 割り込みインターフェイス 2.3.4. パラメーター 2.3.5. ポート 2.3.6. タイミング仕様 2.3.7. PR制御ブロックおよびCRCブロックVerilog HDLの手動インスタンス化 2.3.8. PR制御ブロックおよびCRCブロックのVHDL手動インスタンス化 2.3.9. PR制御ブロック信号 2.3.10. インテルArria 10または Cyclone® 10 GXデザイン向け外部ホストのコンフィグレーション
2.3.4. パラメーター x
2.3.4.1. エラー検出CRCの要件
2.3.8. PR制御ブロックおよびCRCブロックのVHDL手動インスタンス化 x
2.3.8.1. PR制御ブロックおよびCRCブロックのVHDLコンポーネント宣言
2.3.9. PR制御ブロック信号 x
2.3.9.1. PR 制御ブロック信号のタイミング図
2.4. Partial Reconfiguration External Configuration ControllerIntel FPGA IP x
2.4.1. パラメーター 2.4.2. ポート 2.4.3. Partial Reconfiguration External ControllerIntel FPGA IPタイミング仕様 2.4.4. Agilex® 7、 Agilex™ 5、および Stratix® 10デザイン向け外部ホストのコンフィグレーション
2.5. Partial Reconfiguration Region Controller Intel® FPGA IP x
2.5.1. レジスター 2.5.2. パラメーター 2.5.3. ポート
2.6. Avalon® Memory-Mapped Partial Reconfiguration Freeze Bridge IP x
2.6.1. パラメーター 2.6.2. インターフェイス・ポート
2.7. Avalon® Streaming Partial Reconfiguration Freeze Bridge IP x
2.7.1. パラメーター 2.7.2. ポート
2.8. インテルFPGA IPの生成およびシミュレーション x
2.8.1. IPのパラメーターとオプションの指定 ( Quartus® Prime プロ・エディション) 2.8.2. Freeze Bridge更新スクリプトの実行 2.8.3. IPコアの生成された出力 (インテルQuartus Primeプロ・エディション) 2.8.4. Arria® 10および Cyclone® 10 GX PR制御ブロックのシミュレーション・モデル 2.8.5. PRペルソナ・シミュレーション・モデルの生成 2.8.6. セキュア・デバイス・マネージャーのパーシャル・リコンフィグレーション・シミュレーション・モデル
2.8.6. セキュア・デバイス・マネージャーのパーシャル・リコンフィグレーション・シミュレーション・モデル x
2.8.6.1. SDMの監視 2.8.6.2. 未知の出力およびペルソナのアクティベーションのシミュレーション 2.8.6.3. シミュレーションRBFに必要なワードシーケンス
1. パーシャル・リコンフィグレーション・デザインの作成
2. パーシャル・リコンフィグレーション・ソリューション IP ユーザーガイド
A. Quartus® Prime プロ・エディションのユーザーガイド

1.16. パーシャル・リコンフィグレーション・デザインの作成の改訂履歴

ドキュメントのバージョン Quartus® Primeのバージョン 変更内容
2024.10.23 24.1
  • トピック「PR 領域のバージョン互換データベースのフロー」を更新し、ファイナライズ・ステージを追加ました。
2023.04.01 24.1
  • 初期の Altera のリブランディングを全体に適用しました。
  • Agilex™ 5デバイスのサポートを反映するよう更新しました。
2023.07.31 23.2
  • トピック「PR ロジック使用率レポートの理解」を追加し、ロジック使用率の値の解釈について説明しました。
2023.06.30 23.2
  • トピック「 このバージョンの新機能」を更新し、このドキュメントに影響する現行の変更を更新しました。
  • トピック「パーシャル・リコンフィグレーション・デザインの考慮事項」に Agilex® 7デバイスの PR 領域にある M20K RAM をクロックするにはグローバル・クロック・リソースを使用する必要があるという注を追記しました。
2023.06.26 23.2
  • トピック「 このバージョンの新機能」を更新し、このドキュメントに影響する現行の変更を更新しました。
  • 廃止された「Intel Agilex 7 デバイスのパーシャル・リコンフィグレーション M20K 保護方法」を削除しました。
2023.04.03 23.1
  • トピック「 このバージョンの新機能」を更新し、このドキュメントに影響する現行の変更を更新しました。
  • 製品ファミリー名を「Intel Agilex 7」に更新しました。
2022.08.05 22.2
  • トピック「このバージョンの新機能」を更新し、スピードグレード、圧縮、暗号化制限の削除について記載しました。すべてのスピードグレードは PR をサポートします。圧縮は、インテル Agilex デバイスおよびインテル Stratix 10 デバイスに対して、常にイネーブルされています。暗号化はこれらのデバイスでビットストリーム・セキュリティー機能の一部としてサポートされています。
  • トピック「ステップ 3 : デザインのフロアプラン」に配線領域の重複の防止についての注を追加しました。
  • トピック「パーシャル・リコンフィグレーション・デザインの考慮事項」からスピードグレードの制限を削除しました。
  • トピック「パーシャル・リコンフィグレーション・デザイン・ガイドライン」に脚注を追加し、場合によってはデータレジスターをリセットする必要があることを明記しました。
  • トピック「行クロック領域境界の表示」の図の強調表示を訂正しました。
  • トピック「Signal Tap Logic Analyzer を使用したデザインのデバッグ」にある、PR 領域のデバッグには特定の IP をインストールする必要があります、という記載を訂正しました。
  • 「内容を初期化したオンチップメモリーのクロックイネーブルの実装」を改訂し、一部のケースでクロックイネーブル信号を適切にゲートする必要があることを追記しました。
  • インテル Agilex デバイスおよびインテル Stratix 10 デバイスでは、PR ビットストリームの暗号化と圧縮はサポートされていません、という注を削除しました。インテル Agilex デバイスおよびインテル Stratix 10 デバイスでは、圧縮は常にデフォルトでイネーブルされています。暗号化は、セキュリティ機能の一部としてサポートされています。
2022.01.11 21.4
  • 表紙ページに FAQ とナビゲーション機能を追加しました。
  • 表「パーシャル・リコンフィグレーション用語 に軽微な変更を加えました。
  • トピック「このバージョンの新機能」を追加しました。
  • トピック「行クロック領域境界の表示」のイメージに注記を追加しました。
  • トピック「ステップ3: デザインのフロアプラン」、「ステップ8 : PR実装リビジョンのセットアップ」、および「行クロック領域境界の表示」にベースリビジョンからのみ派生するピン割り当てに関する注記を追加しました。
  • トピック「ステップ3: デザインのフロアプラン」にセクターカバレッジとリコンフィグレーション時間の関係についての注記を追加しました。
  • トピック「ステップ7: ベースリビジョンのコンパイルと静的領域のエクスポート」から Post Synthesis Export File のサブステップを削除しました。
  • 誤植を修正し、トピック「ステップ8: PR実装リビジョンのセットアップ」に注を追加しました。
  • トピック「PR ビットストリーム・ファイルの生成」を改訂し、Convert Programming Files ダイアログボックスを参照しました。
  • トピック「PRデザインのバージョン互換コンパイル・データベースの生成」の手順を訂正しました。
2021.10.04 21.3
  • トピック「PRビットストリームのセキュリティー検証」を更新し、Programming File Generator を参照し、図を変更しました。
  • 新しい QSF 割り当て方法に向けて、トピック「PR ファイル管理方法」を更新しました。
  • トピック「複数の .pmsf ファイルからの統合 .pmsf ファイルの生成」でデバイスサポートを明確にし、コード例を修正しました。
  • トピック「PR デザインのバージョン互換データベースのフロー」で等式および図を改訂しました。
  • ドキュメント全体で、Avalon メモリーマップド・インターフェイスの非包摂的用語の「ホスト」と「エージェント」を更新しました。
2021.08.02 21.2
  • レジスターの状態とプログラミング・モデルの図を更新しました。
  • トピック「PR プログラミング・エラーの回避」の SEU に関する注を更新しました。
2021.06.21 21.2
  • バージョン互換のコンパイル・データベースのサポートの表を更新しました。
2021.05.06 21.1
  • Agilex® 7 デザインの PR ビットストリーム生成へのサポートを明記し、PR ビットストリーム生成の制限の注を削除しました。
  • トピック「パーシャル・リコンフィグレーション・デザインのデバッグ」を改訂しました。
  • トピック「Signal Tap Logic Analyzer を使用したデザインのデバッグ」を改訂しました。
  • トピック「デバッグロジックへの Intel コンフィグレーション・リセットリリース・エンドポイントのインスタンス化」を追加しました。
  • トピック「パーシャル・リコンフィグレーション・セキュリティー」を最新の情報に更新しました。
  • トピック「PR ビットストリームのセキュリティー検証」のライセンス情報を更新し、古くなった参照を削除しました。
  • トピック「PR 認証」のユースケースを改訂しました。
  • トピック「PR 認証」のユースケースを改訂しました。
  • トピック「PR ビットストリームの暗号化」でユースケースと前提条件を改訂しました。
2020.12.11 20.3
  • 「PR ビットストリームのセキュリティー検証の使用」に記載された PMSF ファイルの定義の誤植を訂正しました。
2020.09.28 20.3
  • トピック「ステップ8: PR 実装リビジョンのセットアップ」に SDC ファイルの保存についての注を追加しました。
  • トピック「異なるコンパイルからの親 QDB ファイルの使用」を追加しました。
  • トピック「PR デザイン・タイミング・クロージャーのベストプラクティス」を追加しました。
  • 法令遵守のため、Avalon-MM および Avalon-ST の表記を Avalon® メモリーマップドおよび Avalon® ストリーミングに変更しました。
2020.08.07 20.2
  • トピック「PR 領域の初期条件の評価」に合成レポートのスクリーンショットと詳細を追加しました。
  • トピック「ステップ7 : ベースリビジョンのコンパイルと静的領域のエクスポート」に Include entity-bound SDC files オプション要件の詳細を追加しました。
  • Agilex® 7 デバイスに向けた「PR ビットストリームのセキュリティー検証」のサポートを削除しました。この機能は、 Agilex® 7デバイスに対してはまだサポートされていません。
  • トピック「PR デザインのバージョン互換コンパイル・データベースの生成」に Include entity-bound SDC files オプション要件についての詳細を追加しました。
  • セクション「パーシャル・リコンフィグレーション・デザインのシミュレーション」に Quartus® Prime プロ・エディションのユーザーガイド: サードパーティー・シミュレーションのセクション「EDA Netlist Writer およびゲートレベル・ネットリスト」への参照を追加しました。
2020.06.22 20.2
  • Agilex® 7デザインに向けた PR シミュレーションのサポートを追加しました。
2020.05.11 20.1
  • Cyclone® 10 GXおよび Arria® 10 デバイスに対する PR ビットストリームの互換性チェックの手順の説明を更新しました。
2020.04.13 20.1
  • 「パーシャル・リコンフィグレーション・ビットストリーム互換性チェック」のトピックの要件を更新しました。
  • トピック「パーシャル・リコンフィグレーション・デザインのタイミング解析」に時間借用に関する注記を追加しました。
  • HPRデザインではPRセキュリティー・ビットストリーム検証をサポートしていないことを示す注記を追加しました。
2019.11.18 19.3.0
  • 「PR領域を新しいソフトウェア・バージョンに移行する」というタイトルを「PRデザインのバージョン互換コンパイル・データベースのエクスポート」に変更し、例を一般的し、INI要件を削除しました。
2019.09.30 19.3.0
  • Cyclone® 10 GXおよび Agilex® 7 PRデザインに対するコンパイルサポートを追加しました。
  • IP名を「Partial Reconfiguration Controller Intel Stratix 10 FPGA IP」から「Partial Reconfiguration Controller Intel FPGA IP」に更新し、 Agilex® 7デザインを包含しました。
  • 「クロック・ゲーティング」のトピックの表現を更新し、明確にしました。
  • Partial Reconfiguration Controller Intel Arria 10/Cyclone 10 FPGA IP の「パラメーター」のトピックに拡張解凍のサポートに関する注記を追加しました。
2019.06.10 19.1.0
  • PRESERVE_FANOUT_FREE_NODE の合成に関する詳細を「パーシャル・リコンフィグレーション・デザイン・ガイドライン」に追加しました。
2019.04.22 19.1.0
  • インテルCyclone GXデバイスのPOF生成のサポートに対応していることを示しました。
  • 「PR移行フロー」のトピックのコード例を修正しました。
2019.04.01 19.1.0
  • PRデザインの静的領域の Quartus® Prime開発ソフトウェアの新しいバージョンへの移行について説明しました。
  • 新機能「PRビットストリームのセキュリティー検証」について説明しました。
  • output_filesからプロジェクト・ディレクトリーへの自動エクスポートの新しい場所について説明しました。
2018.12.30 18.1.1
  • 「パーシャル・リコンフィグレーション・ビットストリーム互換性チェック」およびPR領域の制限について説明しました。
2018.10.24 18.1.0
  • 「PRファイル管理」のトピックを追加しました。
  • 「パーシャル・リコンフィグレーション・デザイン・ガイドライン」の1番目のガイドラインを更新しました。
2018.09.24 18.1.0
  • 「デザイン・パーティションのエクスポート」で .qdb のパーティションの自動エクスポートについて説明しました。
  • 必要とされるアサインメントの詳細を「ステップ6 : ペルソナのリビジョンの作成」に追加しました。
  • 配置されたスナップショットへの参照を削除しました。合成スナップショットおよび最終スナップショットのみがサポートされています。
  • デザイン・パーティションの設定の表のエンティティーの再バインドオプションの説明を修正しました。
  • リビジョンを作成するためのコマンドラインの説明を追加しました。
  • Cyclone® 10 GX デバイスに対するPRコンパイル・フローのサポートを記載しました。
  • Partial Reconfiguration Controller Intel Arria 10 FPGA IPの名前をPartial Reconfiguration Controller Intel Arria 10 FPGA IPに更新しました。
  • 「行クロック領域境界の表示」を追加しました。
  • 「追加クロックおよびその他のグローバル配線のプランニング」を追加しました。
2018.07.18 18.0.0
  • PRペルソナ・スイッチングのシミュレーションの図で信号を修正しました。
2018.06.18 18.0.0
  • 構文エラーを修正し、集計リビジョンでのタイミング解析の実行に注記を追加しました。
2018.05.29 18.0.0
  • Design Partitions Windowでルート・パーティション階層パスを識別する「|」の説明を追加しました。
  • 集計リビジョンでのタイミング解析の実行の .qsfアサインメントを明確にしました 。
2018.05.07 18.0.0
  • 新しいPartial Reconfiguration External Configuration Controller Intel Stratix 10 FPGA IPの説明を追加しました。
  • 廃止された合成のみリビジョンおよび対応するペルソナの説明を削除しました。最新の簡略化されたフローの説明に置き換えました。
  • Partial Reconfiguration Controller Intel Arria 10 FPGA IPおよびPartial Reconfiguration Controller Intel Stratix 10 FPGA IPの名前を更新しました。
  • デザイン・パーティション設定のトピックを追加しました。
  • PRパーティションの初期条件の評価のトピックを追加しました。
  • PRプログラミング・エラーの回避のトピックを追加しました。
  • qcryptの非互換性について「ビットストリームの互換性チェックのイネーブル」と回避策で説明しました。
  • 新しいパーシャル・リコンフィグレーション・ユーザーガイドに章として追加しました。
  • 集計リビジョンでのタイミング解析の実行のトピックでコマンドライン構文を更新しました。
  • 廃止されたHPRフロースクリプト情報を削除し、AN826: Hierarchical Partial Reconfiguration Tutorial for Intel Stratix 10 GX FPGA Development Boardにリンクしました。
  • Stratix® 10デザインでSEU検出を使用する場合のPRエラー後の回復に関する注記を追加しました。
2017.11.06 17.1.0
  • Stratix® 10デバイスのパーシャル・リコンフィグレーションのサポートを追加しました。
  • Intel Partial Reconfiguration Controller IP、SUPR、HPR、およびSDMの説明を用語リストに追加しました。
  • 最新の Intel® ブランドおよびソフトウェア・ユーザー・インターフェイスに更新しました。
2017.05.08 17.0.0
  • 階層型パーシャル・リコンフィグレーションに関する情報を追加しました。
  • 新しいトピック「パーシャル・リコンフィグレーションのシミュレーションと検証」を追加しました。
  • 新しいトピック「複数のPRパーティションを持つデザインでのタイミング解析の実行」を追加しました。
  • PR領域のフリーズロジックを更新しました。
  • 新しいトピックSignal Tap Logic Analyzerを使用したデバッグを追加しました。
  • その他の軽微な更新を行いました。
10.31.2016 16.1.0
  • 初版
レベル 2 の表題