Quartus® Prime プロ・エディションのユーザーガイド: パーシャル・リコンフィグレーション

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ID 683834
日付 10/23/2024
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ドキュメント目次
ドキュメント目次 x
1. パーシャル・リコンフィグレーション・デザインの作成 2. パーシャル・リコンフィグレーション・ソリューション IP ユーザーガイド A. Quartus® Prime プロ・エディションのユーザーガイド
1. パーシャル・リコンフィグレーション・デザインの作成 x
1.1. このバージョンの新機能 1.2. パーシャル・リコンフィグレーション用語 1.3. パーシャル・リコンフィグレーション・プロセス・シーケンス 1.4. 内部ホストのパーシャル・リコンフィグレーション 1.5. 外部ホストのパーシャル・リコンフィグレーション 1.6. パーシャル・リコンフィグレーション・デザイン・フロー 1.7. パーシャル・リコンフィグレーション・デザインの考慮事項 1.8. 階層型パーシャル・リコンフィグレーション 1.9. パーシャル・リコンフィグレーション・デザインのタイミング解析 1.10. パーシャル・リコンフィグレーション・デザインのシミュレーション 1.11. パーシャル・リコンフィグレーション・デザインのデバッグ 1.12. パーシャル・リコンフィグレーション・セキュリティー ( Stratix® 10デザイン) 1.13. PRビットストリームの圧縮および暗号化 ( Arria® 10および Cyclone® 10 GXデザイン) 1.14. PRプログラミング・エラーの回避 1.15. PRデザインのバージョン互換コンパイル・データベースのエクスポート 1.16. パーシャル・リコンフィグレーション・デザインの作成の改訂履歴
1.6. パーシャル・リコンフィグレーション・デザイン・フロー x
1.6.1. ステップ 1 : パーシャル・リコンフィグレーションのリソースの特定 1.6.2. ステップ2 : デザイン・パーティションの作成 1.6.3. ステップ 3 : デザインのフロアプラン 1.6.4. ステップ4 : Partial Reconfiguration Controller Intel FPGA IPの追加 1.6.5. ステップ5 : ペルソナの定義 1.6.6. ステップ6 : ペルソナのリビジョンの作成 1.6.7. ステップ7 : ベースリビジョンのコンパイルと静的領域のエクスポート 1.6.8. ステップ8 : PR実装リビジョンのセットアップ 1.6.9. ステップ9 : FPGAデバイスのプログラミング
1.6.3. ステップ 3 : デザインのフロアプラン x
1.6.3.1. フロアプラン制約の段階的適用
1.6.4. ステップ4 : Partial Reconfiguration Controller Intel FPGA IPの追加 x
1.6.4.1. Partial Reconfiguration Controller Intel FPGA IPの追加 1.6.4.2. Partial Reconfiguration Controller Arria® 10/Cyclone 10 FPGA IPの追加
1.6.7. ステップ7 : ベースリビジョンのコンパイルと静的領域のエクスポート x
1.6.7.1. PR ロジック使用率レポートの理解
1.6.9. ステップ9 : FPGAデバイスのプログラミング x
1.6.9.1. PRビットストリーム・ファイルの生成 1.6.9.2. PRビットストリーム・ファイルの生成 1.6.9.3. パーシャル・リコンフィグレーション・ビットストリームの互換性チェック 1.6.9.4. ロウ・バイナリ・プログラミング・ファイル・バイト・シーケンスの送信例 1.6.9.5. 複数の .pmsfファイルをマージして1つの .pmsfファイルを生成する ( Arria® 10および Cyclone® 10 GXデザイン)
1.7. パーシャル・リコンフィグレーション・デザインの考慮事項 x
1.7.1. パーシャル・リコンフィグレーション・デザイン・ガイドライン 1.7.2. PRデザインにおけるタイミング・クロージャーのベストプラクティス 1.7.3. PRファイルの管理 1.7.4. PR領域の初期条件の評価 1.7.5. PR領域に対するラッパーロジックの作成 1.7.6. PR領域に対するフリーズロジックの作成 1.7.7. PR領域レジスターのリセット 1.7.8. PR領域でのグローバル信号の昇格 1.7.9. クロックおよびその他のグローバル配線のプランニング 1.7.10. オンチップメモリーのクロックイネーブルの実装
1.7.3. PRファイルの管理 x
1.7.3.1. 方法1 (推奨) ：各ペルソナに一意のエンティティーおよびファイル名を指定する 1.7.3.2. 方法 2: パラメーター化されたPRペルソナにQSF割り当てを設定する
1.7.8. PR領域でのグローバル信号の昇格 x
1.7.8.1. 行クロック領域境界の表示
1.7.10. オンチップメモリーのクロックイネーブルの実装 x
1.7.10.1. クロック・ゲーティング
1.8. 階層型パーシャル・リコンフィグレーション x
1.8.1. 異なるコンパイルからの親QDBファイルの使用
1.9. パーシャル・リコンフィグレーション・デザインのタイミング解析 x
1.9.1. 集約リビジョンでのタイミング解析の実行
1.10. パーシャル・リコンフィグレーション・デザインのシミュレーション x
1.10.1. パーシャル・リコンフィグレーション・シミュレーション・フロー 1.10.2. PRペルソナ置き換えのシミュレーション
1.10.2. PRペルソナ置き換えのシミュレーション x
1.10.2.1. altera_pr_persona_if モジュール 1.10.2.2. altera_pr_wrapper_mux_out モジュール 1.10.2.3. altera_pr_wrapper_mux_in モジュール
1.11. パーシャル・リコンフィグレーション・デザインのデバッグ x
1.11.1. Signal Tapロジック・アナライザーを使用したPRデザインのデバッグ 1.11.2. Intel Configuration Reset Release Endpoint to Debug Logic IPのインスタンス化
1.12. パーシャル・リコンフィグレーション・セキュリティー ( Stratix® 10デザイン) x
1.12.1. PRビットストリームのセキュリティー検証 ( Stratix® 10デザイン) 1.12.2. PRビットストリーム認証 ( Stratix® 10デザイン) 1.12.3. PRビットストリーム暗号化 ( Stratix® 10デザイン)
1.13. PRビットストリームの圧縮および暗号化 ( Arria® 10および Cyclone® 10 GXデザイン) x
1.13.1. 暗号化PRビットストリームの生成 (インテルArria 10または Cyclone® 10 GXデザイン) 1.13.2. ビットストリームの暗号化および圧縮のClock-to-Data比 （インテルArria 10または Cyclone® 10 GXデザイン) 1.13.3. データ圧縮の比較
1.15. PRデザインのバージョン互換コンパイル・データベースのエクスポート x
1.15.1. PRデザインのバージョン互換データベースのフロー 1.15.2. PRデザインのバージョン互換コンパイル・データベースの生成
2. パーシャル・リコンフィグレーション・ソリューション IP ユーザーガイド x
2.1. 内部および外部PRホスト・コンフィグレーション 2.2. Partial Reconfiguration Controller Intel FPGA IP 2.3. Partial Reconfiguration Controller Intel Arria® 10/Cyclone® 10 FPGA IP 2.4. Partial Reconfiguration External Configuration ControllerIntel FPGA IP 2.5. Partial Reconfiguration Region Controller Intel® FPGA IP 2.6. Avalon® Memory-Mapped Partial Reconfiguration Freeze Bridge IP 2.7. Avalon® Streaming Partial Reconfiguration Freeze Bridge IP 2.8. インテルFPGA IPの生成およびシミュレーション 2.9. Quartus® Prime プロ・エディション ユーザーガイド : パーシャル・リコンフィグレーションのアーカイブ 2.10. パーシャル・リコンフィグレーション・ソリューションIPユーザーガイド 改訂履歴
2.2. Partial Reconfiguration Controller Intel FPGA IP x
2.2.1. メモリーマップ 2.2.2. パラメーター 2.2.3. ポート 2.2.4. タイミング仕様 2.2.5. PRエラーの回復 2.2.6. セキュア・デバイス・マネージャー Firmware Error Reporting
2.2.5. PRエラーの回復 x
2.2.5.1. PR エラー回復のタイミング仕様
2.2.6. セキュア・デバイス・マネージャー Firmware Error Reporting x
2.2.6.1. SDM Firmware Error Reportingのタイミング仕様
2.3. Partial Reconfiguration Controller Intel Arria® 10/Cyclone® 10 FPGA IP x
2.3.1. エージェント・インターフェイス 2.3.2. リコンフィグレーション・シーケンス 2.3.3. 割り込みインターフェイス 2.3.4. パラメーター 2.3.5. ポート 2.3.6. タイミング仕様 2.3.7. PR制御ブロックおよびCRCブロックVerilog HDLの手動インスタンス化 2.3.8. PR制御ブロックおよびCRCブロックのVHDL手動インスタンス化 2.3.9. PR制御ブロック信号 2.3.10. インテルArria 10または Cyclone® 10 GXデザイン向け外部ホストのコンフィグレーション
2.3.4. パラメーター x
2.3.4.1. エラー検出CRCの要件
2.3.8. PR制御ブロックおよびCRCブロックのVHDL手動インスタンス化 x
2.3.8.1. PR制御ブロックおよびCRCブロックのVHDLコンポーネント宣言
2.3.9. PR制御ブロック信号 x
2.3.9.1. PR 制御ブロック信号のタイミング図
2.4. Partial Reconfiguration External Configuration ControllerIntel FPGA IP x
2.4.1. パラメーター 2.4.2. ポート 2.4.3. Partial Reconfiguration External ControllerIntel FPGA IPタイミング仕様 2.4.4. Agilex® 7、 Agilex™ 5、および Stratix® 10デザイン向け外部ホストのコンフィグレーション
2.5. Partial Reconfiguration Region Controller Intel® FPGA IP x
2.5.1. レジスター 2.5.2. パラメーター 2.5.3. ポート
2.6. Avalon® Memory-Mapped Partial Reconfiguration Freeze Bridge IP x
2.6.1. パラメーター 2.6.2. インターフェイス・ポート
2.7. Avalon® Streaming Partial Reconfiguration Freeze Bridge IP x
2.7.1. パラメーター 2.7.2. ポート
2.8. インテルFPGA IPの生成およびシミュレーション x
2.8.1. IPのパラメーターとオプションの指定 ( Quartus® Prime プロ・エディション) 2.8.2. Freeze Bridge更新スクリプトの実行 2.8.3. IPコアの生成された出力 (インテルQuartus Primeプロ・エディション) 2.8.4. Arria® 10および Cyclone® 10 GX PR制御ブロックのシミュレーション・モデル 2.8.5. PRペルソナ・シミュレーション・モデルの生成 2.8.6. セキュア・デバイス・マネージャーのパーシャル・リコンフィグレーション・シミュレーション・モデル
2.8.6. セキュア・デバイス・マネージャーのパーシャル・リコンフィグレーション・シミュレーション・モデル x
2.8.6.1. SDMの監視 2.8.6.2. 未知の出力およびペルソナのアクティベーションのシミュレーション 2.8.6.3. シミュレーションRBFに必要なワードシーケンス
1. パーシャル・リコンフィグレーション・デザインの作成
2. パーシャル・リコンフィグレーション・ソリューション IP ユーザーガイド
A. Quartus® Prime プロ・エディションのユーザーガイド

1.6.3. ステップ 3 : デザインのフロアプラン

PR デザイン内のLogic Lockフロアプラン制約を使用して、デバイスを物理的にパーティション分割します。デザイン内の各 PR パーティションには、対応する排他的な物理パーティションが必要です。
Logic Lock領域を作成して、物理パーティションを PR 領域に対して定義します。このパーティション分割により、PR 領域で使用可能なリソースが、実装するすべてのペルソナに対して確実に同じになります。
PR 領域のフロアプラン

PR 領域には、PR 領域の LAB、RAM、ROM、DSP などのコアロジックのみを含めるようにしてください。 Agilex® 7、 Agilex™ 5、および Stratix® 10デザインには、Hyper-Register を PR パーティションに含めることもできます。トランシーバー、外部メモリー・インターフェイス、クロック・ネットワークなどのすべてのペリフェラル・デザイン要素を、デザインの静的領域にインスタンス化します。Logic Lock領域を作成する場合は、I/O 列や HPS などのペリフェラルの場所をまたがることができます。これは、制約はコアのみであるためです。

領域には次の 2 つのタイプがあります。
  • 配置領域 - この領域を使用して、ロジックをデバイスの特定のエリアに制限します。フィッターでは、指定した領域にロジックを配置します。領域を Reserved に指定しない限り、フィッターでは、その領域内の他のロジックの配置もできます。
  • Route regions - この領域を使用して、配線を特定のエリアに制限します。配線領域が配置領域を完全に取り囲むようにしてください。また、PR 領域の配線領域は、オーバーラップすることはできません。
図 8. PR デザインのフロアプラン

次のガイドラインに従って、PR デザインのフロアプランを行います。

  • ペリフェラルとクロックのフロアプランが完了してから、コア・フロアプランニングを行います。インターフェイス・プランナー (Tools > Interface Planner) を使用して、ペリフェラル・フロアプランのアサインメントをデザインに対して作成します。
  • すべての方向で配置領域より少なくとも 1 単位大きい配線領域を定義します。この領域を指定する際、静的領域と PR 領域の間で配線領域が重ならないようにします。
  • 複数の PR 領域の配線領域が重ならないようにしてください。
  • PR 領域を行単位で選択し、ビットストリームのオーバーヘッドを最小にします。 Arria® 10および Cyclone® 10 GXデバイスでは、短く幅の広い領域は、長く幅の狭い領域よりもビットストリームのサイズが小さくなります。 Agilex® 7、 Agilex™ 5、および Stratix® 10デバイスのコンフィグレーションはセクターで行われます。ビットストリームのオーバーヘッドを最小にするには、PR 領域をセクター境界に揃えてください。 Quartus® Prime プロ・エディションのユーザーガイド: デザインの最適化の「デザイン・フロアプランの解析および最適化」を参照してください。
  • Arria® 10および Cyclone® 10 GXデバイスの場合、PR 領域の高さがリコンフィグレーション時間に影響します。Y 方向に大きい PR 領域は、リコンフィグレーションにより時間がかかります。この条件は、 Agilex® 7または Stratix® 10デバイスには当てはまりません。セクターに従ってコンフィグレーションされているためです。 Agilex® 7、 Agilex™ 5、および Stratix® 10デバイスのリコンフィグレーション時間は、PR 領域がカバーするセクターの数によって異なります。このリコンフィグレーション時間は、インターリーブまたは他の Logic Lock 領域の存在のようなその他の要因にも影響されます。
  • Agilex® 7、 Agilex™ 5、および Stratix® 10デバイスのプログラミング・ファイル・サイズを縮小するには、PR に対して必要なセクターの数だけをターゲットとします。また、PR 領域の配線領域がクロックセクター境界の端から 1 ブロック (1 LAB 行/列) 内側にあることを確認します。
  • PR 領域内のサブLogic Lock領域を定義して、タイミング・クロージャーを改善します。
  • デザインに HPR の親と子のパーティションが含まれている場合、親領域の配置領域は、その子領域の配線配置領域を完全に取り囲むようにしてください。また、親ワイヤー LUT は、子 PR 領域外のエリア内になければなりません。この要件があるのは、子 PR 領域は、他のすべてのロジックに対して排他的だからです。これには、親領域と静的領域も含まれます。
  • ベースバージョンの .qdb は、実装リビジョンに有効なピンの割り当てのみを提供します。後で実装リビジョンにピンの割り当てを変更しても、その変更は有効になりません。

セクションの内容
フロアプラン制約の段階的適用

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