F-Tile Ethernet Intel® FPGA Hard IPユーザーガイド

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ID 683023
日付 7/08/2024
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ドキュメント目次
ドキュメント目次 x
1. 概要 2. 利用開始にあたって 3. F-Tile Ethernet Intel® FPGA Hard IPのパラメーター 4. 機能の説明 5. クロック 6. リセット 7. インターフェイスの概要 8. コンフィグレーション・レジスター 9. サポートされているモジュールおよびIP 10. サポートされるツール 11. F-Tile Ethernet Intel® FPGA Hard IPユーザーガイドのアーカイブ 12. F-Tile Ethernet Intel® FPGA Hard IPユーザーガイド改訂履歴
1. 概要 x
1.1. Fタイルのイーサネット・システムの概要 1.2. F-Tile Ethernet Intel® FPGA Hard IPの概要
1.2. F-Tile Ethernet Intel® FPGA Hard IPの概要 x
1.2.1. デバイスファミリーのサポート 1.2.2. デバイスのスピードグレード・サポート 1.2.3. リソース使用率 1.2.4. ラウンドトリップ・レイテンシー 1.2.5. リリース情報
2. 利用開始にあたって x
2.1. F-Tile Ethernet Intel® FPGA Hard IPコアのインストールとライセンス 2.2. IPコアのパラメーターとオプションの指定 2.3. IPデザインのリファレンス・クロックおよびシステムPLLクロック 2.4. 生成されるファイルの構造 2.5. タイルファイルの生成 2.6. IPコアのテストベンチ
2.4. 生成されるファイルの構造 x
2.4.1. IP-XACTファイルの生成
4. 機能の説明 x
4.1. データパスの説明 4.2. F-Tile Ethernet Intel® FPGA Hard IP MAC 4.3. PCS、OTN、およびFlexEモード 4.4. 高精度時間プロトコル 4.5. オートネゴシエーションおよびリンク・トレーニング
4.2. F-Tile Ethernet Intel® FPGA Hard IP MAC x
4.2.1. MAC TXデータパス 4.2.2. MAC RXデータパス 4.2.3. PAUSEまたは優先フロー制御 (PFC) を使用する輻輳とフローの制御 4.2.4. リンク障害信号 4.2.5. イーサネット送信における順序
4.2.1. MAC TXデータパス x
4.2.1.1. TXプリアンブル、スタート、およびSFDの挿入 4.2.1.2. 送信元アドレスの挿入 4.2.1.3. Length/Typeフィールドの処理 4.2.1.4. フレームのパディング 4.2.1.5. フレーム・チェック・シーケンス (CRC-32) の挿入 4.2.1.6. パケット間ギャップの生成と挿入 4.2.1.7. TXパッキングロジック
4.2.2. MAC RXデータパス x
4.2.2.1. RXプリアンブル処理 4.2.2.2. RX厳密SFDチェック 4.2.2.3. RX FCSチェック 4.2.2.4. RXにおける不正な形式のパケットの処理 4.2.2.5. RXフレームからのPADバイトおよびFCSバイトの除去 4.2.2.6. RXのサイズ不足フレーム、サイズ超過フレーム、および長さエラーのあるフレーム 4.2.2.7. パケット間ギャップ
4.2.3. PAUSEまたは優先フロー制御 (PFC) を使用する輻輳とフローの制御 x
4.2.3.1. XOFFフレームの送信をトリガーする条件 4.2.3.2. XONフレームの送信をトリガーする条件 4.2.3.3. 一時停止のコントロールおよび生成インターフェイス 4.2.3.4. 一時停止コントロール・フレームのフィルタリング
4.3. PCS、OTN、およびFlexEモード x
4.3.1. PCSモード 4.3.2. OTNモード 4.3.3. FlexEモード
4.4. 高精度時間プロトコル x
4.4.1. 機能 4.4.2. PTPタイムスタンプ精度 4.4.3. PTPクライアント・フロー 4.4.4. FECなしのバリアントのRX仮想レーンオフセットの計算 4.4.5. 仮想レーンの順序とオフセット値 4.4.6. UI調整 4.4.7. リファレンス時間の間隔 4.4.8. UI測定における最小および最大リファレンス時間 (TAM) 間隔 (ハードウェア) 4.4.9. UI値とPMA遅延 4.4.10. Advancedタイムスタンプ精度モードにおけるルーティング遅延調整 4.4.11. Basicタイムスタンプ精度モードにおけるルーティング遅延調整
4.4.3. PTPクライアント・フロー x
4.4.3.1. PTP TXクライアント・フロー 4.4.3.2. PTP RXクライアント・フロー
4.4.6. UI調整 x
4.4.6.1. TX UI調整 4.4.6.2. RX UI調整
5. クロック x
5.1. 単一インスタンスの動作におけるクロック接続 5.2. 複数インスタンスの動作におけるクロック接続 5.3. MAC非同期FIFO動作におけるクロック接続 5.4. PTPを有効にする場合の同期および非同期動作におけるクロック接続 5.5. Synchronous Ethernet動作におけるクロック接続 5.6. カスタム拍
6. リセット x
6.1. リセット信号 6.2. リセットシーケンス
7. インターフェイスの概要 x
7.1. ステータス・インターフェイス 7.2. TX MAC Avalon STクライアント・インターフェイス 7.3. RX MAC Avalon STアライメント・クライアント・インターフェイス 7.4. TX MACセグメント化クライアント・インターフェイス 7.5. RX MACセグメント化クライアント・インターフェイス 7.6. MACフロー制御インターフェイス 7.7. PCSモードのTXインターフェイス 7.8. PCSモードのRXインターフェイス 7.9. FlexEおよびOTNモードのTXインターフェイス 7.10. FlexEおよびOTNモードのRXインターフェイス 7.11. カスタム・レート・インターフェイス 7.12. 32ビット・ソフトCWBINカウンター 7.13. リコンフィグレーション・インターフェイス 7.14. 高精度時間プロトコル・インターフェイス
7.2. TX MAC Avalon STクライアント・インターフェイス x
7.2.1. TX MAC Avalon STクライアント・インターフェイス (プリアンブル・パススルーを無効にしている場合) 7.2.2. TX MAC Avalon STクライアント・インターフェイス (プリアンブル・パススルーを有効にしている場合) 7.2.3. MAC Avalon ST skip_crc 信号による送信元アドレス、パディング、およびCRC挿入の制御 7.2.4. MAC Avalon ST i_tx_error 信号によるパケットの無効マーク
7.3. RX MAC Avalon STアライメント・クライアント・インターフェイス x
7.3.1. RX MAC Avalon STクライアント・インターフェイス (プリアンブル・パススルーを無効にしている場合) 7.3.2. RX MAC Avalon STクライアント・インターフェイス (パススルーおよびRX CRC転送を有効にしている場合) 7.3.3. RX MACアダプターの制限 7.3.4. RX MAC Avalon STクライアント・インターフェイスのステータス
7.4. TX MACセグメント化クライアント・インターフェイス x
7.4.1. TX MACセグメント化クライアント・インターフェイス (プリアンブル・パススルーを無効にしている場合) 7.4.2. TX MACセグメント化クライアント・インターフェイス (プリアンブル・パススルーを有効にしている場合) 7.4.3. セグメント化されているMACにおける skip_crc 信号による送信元アドレス、パディング、およびCRC挿入の制御 7.4.4. セグメント化されているMACにおける i_tx_mac_error によるパケットの無効マーク
7.5. RX MACセグメント化クライアント・インターフェイス x
7.5.1. RX MACセグメント化クライアント・インターフェイス (プリアンブル・パススルーを無効にしている場合) 7.5.2. RX MACセグメント化クライアント・インターフェイス (パススルーおよびRX CRC転送を有効にしている場合) 7.5.3. RX MACセグメント化クライアント・インターフェイスのステータスとエラー
7.13. リコンフィグレーション・インターフェイス x
7.13.1. イーサネット・リコンフィグレーション・インターフェイス 7.13.2. トランシーバー・リコンフィグレーション・インターフェイス
7.14. 高精度時間プロトコル・インターフェイス x
7.14.1. Time-of-Dayインターフェイス 7.14.2. TX 2ステップ・タイムスタンプ・インターフェイス 7.14.3. TX 1ステップ・タイムスタンプ・インターフェイス 7.14.4. RXタイムスタンプ・インターフェイス 7.14.5. PTPステータス・インターフェイス 7.14.6. PTPタイル・インターフェイス
7.14.3. TX 1ステップ・タイムスタンプ・インターフェイス x
7.14.3.1. 1ステップ動作のPTPフィールドオフセット
8. コンフィグレーション・レジスター x
8.1. イーサネット Avalon® Memory-Mappedインターフェイスのアドレス空間 8.2. トランシーバー Avalon® Memory-Mappedインターフェイスのアドレス空間
8.1. イーサネット Avalon® Memory-Mappedインターフェイスのアドレス空間 x
8.1.1. イーサネット・ハードIPコアのCSR 8.1.2. FECおよびトランシーバーのコントロール・レジスターとステータスレジスター
9. サポートされているモジュールおよびIP x
9.1. F-Tile Auto-Negotiation and Link Training For Ethernet Intel® FPGA IP 9.2. PTPタイルアダプター
9.1. F-Tile Auto-Negotiation and Link Training For Ethernet Intel® FPGA IP x
9.1.1. 概要 9.1.2. リリース情報 9.1.3. 機能の説明 9.1.4. パラメーター 9.1.5. クロックとリセット 9.1.6. レジスター
9.2. PTPタイルアダプター x
9.2.1. 概要 9.2.2. クロックポート、リセットポート、およびインターフェイス・ポート 9.2.3. PTP非対称遅延リコンフィグレーション・インターフェイス 9.2.4. PTPピアツーピア平均パス遅延リコンフィグレーション・インターフェイス
10. サポートされるツール x
10.1. F-Tile Channel Placement Tool 10.2. イーサネット・ツールキットの概要
10.2. イーサネット・ツールキットの概要 x
10.2.1. 機能
1. 概要
2. 利用開始にあたって
3. F-Tile Ethernet Intel® FPGA Hard IPのパラメーター
4. 機能の説明
5. クロック
6. リセット
7. インターフェイスの概要
8. コンフィグレーション・レジスター
9. サポートされているモジュールおよびIP
10. サポートされるツール
11. F-Tile Ethernet Intel® FPGA Hard IPユーザーガイドのアーカイブ
12. F-Tile Ethernet Intel® FPGA Hard IPユーザーガイド改訂履歴

12. F-Tile Ethernet Intel® FPGA Hard IPユーザーガイド改訂履歴

ドキュメント・バージョン Quartus® Primeのバージョン 変更内容
2024.07.08 24.2 次の変更を行いました。
  • TX MACセグメント化クライアント・インターフェイス から、次の誤解を招き矛盾する記述を削除しています。
    • i_tx_mac_valid は、パケット転送時にLowになることがあります。
  • TX MACセグメント化クライアント・インターフェイス を更新し、o_tx_mac_ready 信号デアサート時に i_tx_mac_valid 信号がデアサートされるようにしました。
  • PTP非対称遅延リコンフィグレーション・インターフェイス で、ポート名 i_reconfig_ptp_asym_addr[16:0] のワードアドレスをバイトアドレスに置換しました。
  • ステータス・インターフェイス の項のステータス信号 の表で、i_stats_snapshot 信号の説明を更新しました。
2024.06.05 24.1 機能の説明 のセクションにあるデータパスの説明 で、注記「受信方向でリンク障害が発生すると、IPはRX統計カウンターをクリアします。」を追加しました。
2024.04.01 24.1 次の変更を行いました。
  • Agilex™ 9デバイスファミリーのサポートを追加しました。
  • FlexEおよびOTNモードのインターフェイス の項を更新しました。
  • PCSモードのTXインターフェイス で、o_tx_pll_lanes_stable を o_tx_lanes_stable に訂正しました。
2024.03.11 23.4 Synchronous Ethernet動作におけるクロック接続 で次の画像を更新しました。
  • IPパラメーター・エディター: Enable dedicated CDR Clock Output
  • Select Designsで選択可能なデザイン例
2023.12.04 23.4 次の変更を行いました。
  • Nios IIからNios Vに変更になったことにより、リソース使用率の表を更新しました。
  • パラメーター で、Stop TX traffic when link partner sends PAUSE パラメーターの説明を訂正しました。
  • パラメーター に、新しいIPパラメーターの Enable IPXACT を追加しました。
  • UI値とPMA遅延 で、イーサネット・モードのUI値とPMA遅延の表のTXおよびRXフィールドを更新しました。
  • デバイスのスピードグレード・サポート で、Agilex 7 041デバイスのPTPサポートにおける制約を削除しました。
203.10.02 23.3 次の変更を行いました。
  • TX 1ステップ・タイムスタンプ・インターフェイス で、i_ptp_ts_offset の説明と図を訂正しました。
  • F-Tile Ethernet Intel® FPGA Hard IPのパラメーター で、F-Tile Ethernet Intel® FPGA Hard IPのパラメーター: IPタブのスクリーンショットに Analog parameters タブを追加しました。
  • パラメーター のセクションで、 Include Deterministic Latency Interface IPパラメーターを削除しました。
  • インターフェイスの概要 のセクションから、Deterministic latency Interface の項を削除しました。
  • F-Tile Auto-Negotiation and Link Training for Ethernet Intel® FPGA IPパラメーターのスクリーンショットに Target Profile Settings タブを追加しました。
  • F-Tile Auto-Negotiation and Link Training for Ethernet Intel® FPGA IP パラメーター のセクションに次のパラメーターを追加しました。
    • Enable AN/LT Debug Endpoint for Ethernet Toolkit
    • Enable Fast Simulation
    • Enable Dynamic AN/LT
2023.06.26 23.2
  • OTNモード で、アライメント・マーカーの説明を更新しました。
  • PTP RXクライアント・フロー に注記を追加しました。
  • PCS66 TXインターフェイスの信号 の表で、信号名 i_tx_pcs66_am のアライメント・マーカーに関する説明を追加しました。
  • サポートされているモジュールおよびIP で、ANLTの機能に関する説明を更新しました。
  • AN/LT parameters IPタブのANチャネルに関して注記を追加しました。
  • レジスター で、バイトアドレスをワードアドレスに変換するには2ビット右にシフトします (4で割る) という記述を追加しました。
  • コンフィグレーション・レジスター で、「コンフィグレーションされているイーサネット・フラクチャー外のレジスターセットへの不正アクセスは推奨されません。」という記述を追加しました。
2023.04.03 23.1
  • ラウンドトリップ・レイテンシー の表で次の内容を更新しました。
    • IEEE 802.3 RS(544,514) をすべてIEEE 802.3 RS(528,514) (CL91) に置換しています。
    • IEEE 802.3 RS(528,514) (CL91) をすべてIEEE 802.3 RS(544,514) (CL134) に置換しています。
  • Synchronous Ethernet動作におけるクロック接続 で、分周器の値Nを取得する手順を追加しています。
  • TXパッキングロジック で、「TXパッキングを有効にする機能はPTPがオンになっている場合は利用できません」という注記を削除しました。
  • TXパッキングロジック のセクションでALM数を更新しました。
  • 高精度時間プロトコル のセクションで機能 を更新し、Advancedモードのタイムスタンプ精度に200GEおよび400GEモードを含めています。
  • PTPタイムスタンプ精度 を更新し、200GEおよび400GEイーサネット・データレートのAdvanced精度モードを± 1.5nsにしています。
  • Basicタイムスタンプ精度モードにおけるルーティング遅延調整 の項を新しく追加しました。
  • 製品ファミリー名を「Intel Agilex 7」に更新しました。
2022.12.19 22.4 次の変更を行いました。
  • F-Tile Ethernet Intel FPGA Hard IPの概要 で、F-Tile Ethernet Intel FPGA Hard IPのブロック図を更新し、フィラーテキストを削除しました。
  • バリアントの選択 の表に次の脚注を追加しました。
    • オートネゴシエーションとリンク・トレーニング・ハードウェアは、FECなし、IEEE 802.3 BASE-R Firecode (CL74)、およびIEEE 802.3 RS(528,514) (CL91) で利用可能です。
    • オートネゴシエーションとリンク・トレーニングは、IEEE 802.3 RS(544,514) (CL134) では利用できません。
  • デバイスのスピードグレード・サポート で、PTPを備えるIPコア・バリエーションのコアのスピードグレードに関する注記を更新しました。
  • デバイスのスピードグレード・サポート に注記を追加しました。OPNのAGIB041R29D1E2VR0、AGID041R29D1E2VR0、および密度コードが041のデバイスすべてにおいて、PTPを備える10GEのみがAdvancedモードでサポートされます。
  • F-Tile Ethernet Intel FPGA Hard IPの概要 で、ラウンドトリップ・レイテンシー の項を新しく追加しました。
  • リリース情報 を更新しました。
  • 次のパラメーターを追加しました。
    • Include Deterministic Latency Measurement
    • Advanced Mode
    • Custom Ethernet line rate
  • パラメーター で、Include 32-bit soft CWBIN Counters のデフォルトの設定を Off に更新しました。
  • パラメーター で、Enable TX packing Parameter の説明を更新しました。
  • クロック にi_sampling_clk を追加しました。
  • Synchronous Ethernet動作におけるクロック接続 に、Synchronous Ethernet動作のデザイン例の生成 の内容を追加しました。
  • PTP RXクライアント・フロー で、パルス調整の計算とFECバリアントに関するコードを更新しました。
  • FlexEおよびOTNモードのTXインターフェイス で、i_tx_pcs66_am の説明を追加しました。
  • FlexEおよびOTNモードのRXインターフェイス で、o_rx_pcs66_am_valid の説明を追加しました。
  • 新しいサブセクションの確定的レイテンシー測定 を追加しました。
  • リセット信号 に、オートネゴシエーションとリンク・トレーニング機能に関する注記を追加しました。
  • リコンフィグレーション・インターフェイス に、Avalonインターフェイスの仕様書のパイプライン転送 のリファレンスを追加しました。
2022.09.26 22.3 次の変更を行いました。
  • デバイスのスピードグレード・サポート で、コアのスピードグレード/トランシーバーのスピードグレード の表を追加しました。
  • IP-XACTファイルの生成 で、IP-XACTファイルの情報を更新しました。
  • F-Tile Ethernet Intel FPGA Hard IPの概要 で、F-Tile Ethernet Intel FPGA Hard IPのブロック図を更新し、CWBINを含めています。
  • F-Tile Ethernet Intel FPGA Hard IPの概要 に 32-bit soft CWBIN counters パラメーターの説明を追加しています。
  • リリース情報 を更新しました。
  • F-Tile Ethernet Intel FPGA Hard IPのパラメーター で、Include 32bit soft CWBIN counters および Reconfig clock frequency パラメーターを追加しました。
  • クロック信号 の表で、Enable IEEE 1588 PTP パラメーターの説明を追加しています。無効になっている場合は、このポートを1'b0に接続します。
  • 32ビット・ソフトCWBINカウンター の項を新しく追加しました。
  • AN/LTの機能の説明 に、B0 FHTマルチレーン・デザインにおけるオートネゴシエーションとリンク・トレーニングのボンディング・サポートに関する注記を追加しました。
  • クロック のセクションにSynchronous Ethernet (SyncE) 動作の実装 の項を新しく追加しました。
  • RX MACセグメント化クライアント・インターフェイス のセクションで、o_rx_mac_status_data の値 3'd3 を予約済みに訂正しました。
2022.06.20 22.2 次の変更を行いました。
  • デバイスのスピードグレード・サポートの注記を更新しました。
  • PCSモードのRXインターフェイス のセクションを更新し、ハードウェアのAMサイクル数を修正しています。
  • PTPクライアント・フローのセクションで、クライアント・フローにおける用語 の表を更新しました。FLバリアントのFECレーンの総数の行を追加しました。
  • Deterministic latency Interface の項を新しく追加しました。
  • TXパッキングロジック の項を新しく追加しました。
  • F-Tile Ethernet Intel® FPGA Hard IPのパラメーターで、Enable TX Packing および Include Deterministic Latency Interface パラメーターを追加しました。
  • サポートされるツール で、F-Tile Channel Placement Tool のリンク切れを修正しました。
2022.03.28 22.1 次の変更を行いました。
  • バリアントの選択 の表を更新しました。オートネゴシエーションおよびリンク・トレーニング・ハードウェアは、FHT NRZ 25GE-1、50GE-2、および100GE-4で利用可能です。
  • トランシーバーのスピードグレードに関連する情報をデバイスのスピードグレード・サポート に追加しました。
  • IPコアのパラメーターとオプションの指定 に、IP-XACTに関する記述を追加しました。
  • IP-XACTファイルの生成 の項を新しく追加しました。
  • フレームのパディング の注意を更新し、9バイトのペイロード要件を明確にしました。
  • PTP TXクライアント・フロー のステップ7とステップ8の順序を入れ替えました。
  • PTP RXクライアント・フロー のステップ9とステップ10の順序を入れ替えました。
  • イーサネット・モードのUI値とPMA遅延 の表で、FHTトランシーバーのTX/RXハードウェアPMA遅延を更新しました。
  • クロック のセクションを更新し、PTPクロックの制約を削除しました。PTPクロックは100MHzから250MHzで動作します。
  • RX MAC Avalon STクライアント・インターフェイス (パススルーおよびRX CRC転送を有効にしている場合) からCRCバイトに関する記述を削除しました。
  • コンフィグレーション・レジスター で、.ipxactファイル生成に関するリファレンスを追加しました。
  • PTPタイルアダプター: クロックポート、リセットポート、およびインターフェイス・ポート のセクションで、i_rst_n リセットの説明を改訂しました。
  • オートネゴシエーションおよびリンク・トレーニングのパラメーター のセクションからVerilogファイル形式固有の注記を削除しました。IPは、合成とシミュレーションでVHDLをサポートします。
  • F-Tile Ethernet Intel FPGA Hard IPユーザーガイドのアーカイブ を更新しました。
2022.01.07 21.4 次の変更を行いました。
  • F-Tile Ethernet Intel® FPGA Hard IP を次のとおり更新しました。
    • オートネゴシエーションおよびリンク・トレーニングのハードウェア・サポートに関する注記を概要 に追加しました。
    • デバイスのスピードグレード・サポート のセクションを新たに追加しました。
    • タイルファイルの生成 を更新し、quartus_tlg の更新を含めました。
    • F-Tile Ethernet Intel® FPGA Hard IP パラメーター に FHT precoding enable と Enable Native PHY Debug Endpoint パラメーターを追加しました。
    • PTP固有の i_reconfig_clk 周波数範囲の制約を追加しました。
  • F-Tile Auto-Negotiation and Link Training for Ethernet Intel® FPGA IP を次のとおり更新しました。
    • 概要 で、21.3固有の古い記述を削除しました。
    • リリース情報 を更新しました。
    • F-Tile Auto-Negotiation and Link Training for Ethernet Intel® FPGA IP パラメーター にVHDLの制約に関する注記を追加しました。
2021.10.04 21.3 次の変更を行いました。
  • 機能 の表に、PCSレーン並べ替えのサポートを追加しました。
  • バリアントの選択 の表から400GE-8固有の脚注を削除しました。400GE-4モードでは現在、オートネゴシエーションおよびリンク・トレーニングをサポートします。
  • F-Tile Ethernet Intel® FPGA Hard IPの概要 のPTPの説明を改訂しました。
  • リソース使用率 を追加しました。
  • F-Tile Ethernet Intel® FPGA Hard IPのパラメーター: IPタブ の表を更新しました。
    • PMA reference frequency の説明を更新しました。
    • System PLL frequency の説明にPTPに関連する周波数要件を追加しました。
    • Timestamp accuracy mode の説明にハードウェアの精度値に関する重要な注記を追加しました。
    • Enable Ethernet Debug Master Endpoint パラメーターを新たに追加しました。
  • TX MACセグメント化クライアント・インターフェイス に注記を追加しました。
  • PTP TXクライアント・フロー で、TX TAM調整の計算を更新しました。
  • PTP RXクライアント・フロー で、RX TAM調整の計算を更新しました。
  • Advancedタイムスタンプ精度モードにおけるルーティング遅延調整 のセクションを新たに追加しました。
  • 高精度時間プロトコル・インターフェイス を次のとおり更新しました。
    • PTPクロックの表から40Gイーサネット・レートを削除しました。40Gイーサネット・レートでは、PTP機能をサポートしません。
    • i_clk_tx_tod クロック周波数を250MHzから114.2857MHzに訂正しました。
  • RX UI調整 で、ステップ6を改訂しました。
  • リファレンス時間 (TAM) 間隔 で、50Gイーサネット・レートのシミュレーション・ベースのRX TAM値を更新しました。
  • イーサネット・モードのUI値とPMA遅延 の表で、ハードウェアUX PMA遅延値を更新しました。
  • PTPタイムスタンプの精度に関する注記をドキュメント全体を通して追加しました。この注記では、BaseモードとAdvancedモードで提供されているタイムスタンプ精度の値はシミュレーション・ベースの結果を表すことを強調しています。
  • クロック信号 の説明を更新し、次のクロック信号に対応しています。
    • i_clk_tx
    • i_clk_rx
    • i_clk_pll
    • i_clk_ref
  • PTPを有効にする場合の同期および非同期動作におけるクロック接続 の説明を改訂し、図を更新しました。
  • TX MAC Avalon STクライアント・インターフェイス で、信号名を i_sl_tx_valid から i_tx_valid に訂正しました。
  • TX MACセグメント化クライアント・インターフェイス で、固定レイテンシーの範囲を改訂しました。i_tx_mac_valid と o_tx_mac_ready 信号の間隔は、1から8クロックサイクルの固定レイテンシーにすることができます。
  • PTPクロックポート の表で、i_clk_ptp_sample クロックの説明を改訂しました。
  • イーサネット・ツールキットの概要 の項を新たに追加しました。
2021.06.28 21.2 初版
レベル 2 の表題