F-Tile Ethernet Intel® FPGA Hard IPユーザーガイド

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ID 683023
日付 7/08/2024
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ドキュメント目次
ドキュメント目次 x
1. 概要 2. 利用開始にあたって 3. F-Tile Ethernet Intel® FPGA Hard IPのパラメーター 4. 機能の説明 5. クロック 6. リセット 7. インターフェイスの概要 8. コンフィグレーション・レジスター 9. サポートされているモジュールおよびIP 10. サポートされるツール 11. F-Tile Ethernet Intel® FPGA Hard IPユーザーガイドのアーカイブ 12. F-Tile Ethernet Intel® FPGA Hard IPユーザーガイド改訂履歴
1. 概要 x
1.1. Fタイルのイーサネット・システムの概要 1.2. F-Tile Ethernet Intel® FPGA Hard IPの概要
1.2. F-Tile Ethernet Intel® FPGA Hard IPの概要 x
1.2.1. デバイスファミリーのサポート 1.2.2. デバイスのスピードグレード・サポート 1.2.3. リソース使用率 1.2.4. ラウンドトリップ・レイテンシー 1.2.5. リリース情報
2. 利用開始にあたって x
2.1. F-Tile Ethernet Intel® FPGA Hard IPコアのインストールとライセンス 2.2. IPコアのパラメーターとオプションの指定 2.3. IPデザインのリファレンス・クロックおよびシステムPLLクロック 2.4. 生成されるファイルの構造 2.5. タイルファイルの生成 2.6. IPコアのテストベンチ
2.4. 生成されるファイルの構造 x
2.4.1. IP-XACTファイルの生成
4. 機能の説明 x
4.1. データパスの説明 4.2. F-Tile Ethernet Intel® FPGA Hard IP MAC 4.3. PCS、OTN、およびFlexEモード 4.4. 高精度時間プロトコル 4.5. オートネゴシエーションおよびリンク・トレーニング
4.2. F-Tile Ethernet Intel® FPGA Hard IP MAC x
4.2.1. MAC TXデータパス 4.2.2. MAC RXデータパス 4.2.3. PAUSEまたは優先フロー制御 (PFC) を使用する輻輳とフローの制御 4.2.4. リンク障害信号 4.2.5. イーサネット送信における順序
4.2.1. MAC TXデータパス x
4.2.1.1. TXプリアンブル、スタート、およびSFDの挿入 4.2.1.2. 送信元アドレスの挿入 4.2.1.3. Length/Typeフィールドの処理 4.2.1.4. フレームのパディング 4.2.1.5. フレーム・チェック・シーケンス (CRC-32) の挿入 4.2.1.6. パケット間ギャップの生成と挿入 4.2.1.7. TXパッキングロジック
4.2.2. MAC RXデータパス x
4.2.2.1. RXプリアンブル処理 4.2.2.2. RX厳密SFDチェック 4.2.2.3. RX FCSチェック 4.2.2.4. RXにおける不正な形式のパケットの処理 4.2.2.5. RXフレームからのPADバイトおよびFCSバイトの除去 4.2.2.6. RXのサイズ不足フレーム、サイズ超過フレーム、および長さエラーのあるフレーム 4.2.2.7. パケット間ギャップ
4.2.3. PAUSEまたは優先フロー制御 (PFC) を使用する輻輳とフローの制御 x
4.2.3.1. XOFFフレームの送信をトリガーする条件 4.2.3.2. XONフレームの送信をトリガーする条件 4.2.3.3. 一時停止のコントロールおよび生成インターフェイス 4.2.3.4. 一時停止コントロール・フレームのフィルタリング
4.3. PCS、OTN、およびFlexEモード x
4.3.1. PCSモード 4.3.2. OTNモード 4.3.3. FlexEモード
4.4. 高精度時間プロトコル x
4.4.1. 機能 4.4.2. PTPタイムスタンプ精度 4.4.3. PTPクライアント・フロー 4.4.4. FECなしのバリアントのRX仮想レーンオフセットの計算 4.4.5. 仮想レーンの順序とオフセット値 4.4.6. UI調整 4.4.7. リファレンス時間の間隔 4.4.8. UI測定における最小および最大リファレンス時間 (TAM) 間隔 (ハードウェア) 4.4.9. UI値とPMA遅延 4.4.10. Advancedタイムスタンプ精度モードにおけるルーティング遅延調整 4.4.11. Basicタイムスタンプ精度モードにおけるルーティング遅延調整
4.4.3. PTPクライアント・フロー x
4.4.3.1. PTP TXクライアント・フロー 4.4.3.2. PTP RXクライアント・フロー
4.4.6. UI調整 x
4.4.6.1. TX UI調整 4.4.6.2. RX UI調整
5. クロック x
5.1. 単一インスタンスの動作におけるクロック接続 5.2. 複数インスタンスの動作におけるクロック接続 5.3. MAC非同期FIFO動作におけるクロック接続 5.4. PTPを有効にする場合の同期および非同期動作におけるクロック接続 5.5. Synchronous Ethernet動作におけるクロック接続 5.6. カスタム拍
6. リセット x
6.1. リセット信号 6.2. リセットシーケンス
7. インターフェイスの概要 x
7.1. ステータス・インターフェイス 7.2. TX MAC Avalon STクライアント・インターフェイス 7.3. RX MAC Avalon STアライメント・クライアント・インターフェイス 7.4. TX MACセグメント化クライアント・インターフェイス 7.5. RX MACセグメント化クライアント・インターフェイス 7.6. MACフロー制御インターフェイス 7.7. PCSモードのTXインターフェイス 7.8. PCSモードのRXインターフェイス 7.9. FlexEおよびOTNモードのTXインターフェイス 7.10. FlexEおよびOTNモードのRXインターフェイス 7.11. カスタム・レート・インターフェイス 7.12. 32ビット・ソフトCWBINカウンター 7.13. リコンフィグレーション・インターフェイス 7.14. 高精度時間プロトコル・インターフェイス
7.2. TX MAC Avalon STクライアント・インターフェイス x
7.2.1. TX MAC Avalon STクライアント・インターフェイス (プリアンブル・パススルーを無効にしている場合) 7.2.2. TX MAC Avalon STクライアント・インターフェイス (プリアンブル・パススルーを有効にしている場合) 7.2.3. MAC Avalon ST skip_crc 信号による送信元アドレス、パディング、およびCRC挿入の制御 7.2.4. MAC Avalon ST i_tx_error 信号によるパケットの無効マーク
7.3. RX MAC Avalon STアライメント・クライアント・インターフェイス x
7.3.1. RX MAC Avalon STクライアント・インターフェイス (プリアンブル・パススルーを無効にしている場合) 7.3.2. RX MAC Avalon STクライアント・インターフェイス (パススルーおよびRX CRC転送を有効にしている場合) 7.3.3. RX MACアダプターの制限 7.3.4. RX MAC Avalon STクライアント・インターフェイスのステータス
7.4. TX MACセグメント化クライアント・インターフェイス x
7.4.1. TX MACセグメント化クライアント・インターフェイス (プリアンブル・パススルーを無効にしている場合) 7.4.2. TX MACセグメント化クライアント・インターフェイス (プリアンブル・パススルーを有効にしている場合) 7.4.3. セグメント化されているMACにおける skip_crc 信号による送信元アドレス、パディング、およびCRC挿入の制御 7.4.4. セグメント化されているMACにおける i_tx_mac_error によるパケットの無効マーク
7.5. RX MACセグメント化クライアント・インターフェイス x
7.5.1. RX MACセグメント化クライアント・インターフェイス (プリアンブル・パススルーを無効にしている場合) 7.5.2. RX MACセグメント化クライアント・インターフェイス (パススルーおよびRX CRC転送を有効にしている場合) 7.5.3. RX MACセグメント化クライアント・インターフェイスのステータスとエラー
7.13. リコンフィグレーション・インターフェイス x
7.13.1. イーサネット・リコンフィグレーション・インターフェイス 7.13.2. トランシーバー・リコンフィグレーション・インターフェイス
7.14. 高精度時間プロトコル・インターフェイス x
7.14.1. Time-of-Dayインターフェイス 7.14.2. TX 2ステップ・タイムスタンプ・インターフェイス 7.14.3. TX 1ステップ・タイムスタンプ・インターフェイス 7.14.4. RXタイムスタンプ・インターフェイス 7.14.5. PTPステータス・インターフェイス 7.14.6. PTPタイル・インターフェイス
7.14.3. TX 1ステップ・タイムスタンプ・インターフェイス x
7.14.3.1. 1ステップ動作のPTPフィールドオフセット
8. コンフィグレーション・レジスター x
8.1. イーサネット Avalon® Memory-Mappedインターフェイスのアドレス空間 8.2. トランシーバー Avalon® Memory-Mappedインターフェイスのアドレス空間
8.1. イーサネット Avalon® Memory-Mappedインターフェイスのアドレス空間 x
8.1.1. イーサネット・ハードIPコアのCSR 8.1.2. FECおよびトランシーバーのコントロール・レジスターとステータスレジスター
9. サポートされているモジュールおよびIP x
9.1. F-Tile Auto-Negotiation and Link Training For Ethernet Intel® FPGA IP 9.2. PTPタイルアダプター
9.1. F-Tile Auto-Negotiation and Link Training For Ethernet Intel® FPGA IP x
9.1.1. 概要 9.1.2. リリース情報 9.1.3. 機能の説明 9.1.4. パラメーター 9.1.5. クロックとリセット 9.1.6. レジスター
9.2. PTPタイルアダプター x
9.2.1. 概要 9.2.2. クロックポート、リセットポート、およびインターフェイス・ポート 9.2.3. PTP非対称遅延リコンフィグレーション・インターフェイス 9.2.4. PTPピアツーピア平均パス遅延リコンフィグレーション・インターフェイス
10. サポートされるツール x
10.1. F-Tile Channel Placement Tool 10.2. イーサネット・ツールキットの概要
10.2. イーサネット・ツールキットの概要 x
10.2.1. 機能
1. 概要
2. 利用開始にあたって
3. F-Tile Ethernet Intel® FPGA Hard IPのパラメーター
4. 機能の説明
5. クロック
6. リセット
7. インターフェイスの概要
8. コンフィグレーション・レジスター
9. サポートされているモジュールおよびIP
10. サポートされるツール
11. F-Tile Ethernet Intel® FPGA Hard IPユーザーガイドのアーカイブ
12. F-Tile Ethernet Intel® FPGA Hard IPユーザーガイド改訂履歴

3. F-Tile Ethernet Intel® FPGA Hard IPのパラメーター

F-Tile Ethernet Intel® FPGA Hard IPパラメーター・エディターのパラメーターを設定し、F-Tile Ethernet Intel® FPGA Hard IPのバリエーションや、シミュレーションおよびハードウェアのデザイン例をコンフィグレーションすることができます。

F-Tile Ethernet Intel® FPGA Hard IPのパラメーターには、IP タブ、Example Design タブ、Analog Parameters タブがあります。
図 5.  F-Tile Ethernet Intel® FPGA Hard IPのパラメーター: IPタブ

Example Design タブと Analog Parameters タブについては、 F-Tile Ethernet Intel® FPGA Hard IP Design Example User Guide、およびFタイルのアーキテクチャーとPMAおよびFEC Direct PHY IPのユーザーガイド のアナログ・パラメーターのオプション を参照してください。

表 12.   F-Tile Ethernet Intel® FPGA Hard IPのパラメーター: IPタブこの表では、無効なパラメーター値の組み合わせに関する情報は提供していません。競合する選択を行うと、パラメーター・エディターは System Messagesペインにエラーメッセージを生成します。

パラメーター

範囲

デフォルト設定

パラメーターの説明
General Options
Advanced mode
  • On
  • Off
 Off
オンにすると、Custom Ethernet line rate オプションが有効になり、25GE-1の次のFECモードにアクセスできるようになります。
  • Fibre Channel RS(528,514)
  • Ethernet Technology Consortium RS(528, 514)
PMA type
  • FHT
  • FGT
 FGT

PMAチャネルタイプです。

FタイルベースのターゲットとするPMAタイプを選択します。各PMAには、異なるデータレート範囲とコンプライアンス仕様があります。
  • FHT
    • 24-29Gbps NRZ
    • 48-58Gbps NRZおよびPAM4
    • 96-116Gbps PAM4
  • FGT
    • 1-32Gbps NRZ
    • 20-58.125 PAM4 9
FHT precoding enable
  • Disabled
  • Enabled
 Disabled FHTプリコーディングを有効にします。PAM4モードで使用でき、NRZモードでは常に無効になります。
注: この機能は、オートネゴシエーションおよびリンク・トレーニングで使用されます。リンク・トレーニングが無効になっている場合は、FHTプリコーディングが有効になります。
Ethernet mode
  • 10GE-1
  • 25GE-1
  • 40GE-4
  • 50GE-2
  • 50GE-1
  • 100GE-4
  • 100GE-2
  • 100GE-1
  • 200GE-8
  • 200GE-4
  • 200GE-2
  • 400GE-8
  • 400GE-4
 10GE-1

イーサネットのコンフィグレーションです。

ポートで使用する物理レーン数全体のポート帯域幅を指定します。

用語XGE-Y は次の内容を意味します。
  • X は、ポートの全体的な帯域幅です。
  • Y は、ポートで使用する物理レーン数です。
Custom Ethernet line rate 選択しているイーサネット・モードによって異なります。 25.78125Gbps

このオプションをオンにすると、サポートされる最大イーサネット・レートまでのカスタム・イーサネット・ラインレートを選択できるようになります。

このパラメーターは、IPのパラメーター・エディターで Advanced mode を有効にしている場合に利用することができます。

Client interface
  • MAC segmented
  • MAC Avalon ST
  • MII PCS only
  • PCS66 OTN
  • PCS66 FlexE
 MAC segmented クライアントに公開されるデータ・インターフェイスを選択します。選択するインターフェイスにより、デザインで有効になるイーサネット機能ブロックが決まります。
  • MAC Avalon® STでは、最大100GEのイーサネット・レートをサポートします。
  • MACセグメント化インターフェイスでは、すべてのイーサネット・レートをサポートします。
FEC mode
  • None
  • IEEE 802.3 BASE-R Firecode (CL74) 10
  • IEEE 802.3 RS(528,514) (CL91)
  • IEEE 802.3 RS(544,514) (CL134)
  • Ethernet Technology Consortium RS(272, 258)
 None

各ポートのFECモードを選択します。

IPコアでは、次のFECタイプをサポートします。
  • IEEE 802.3 BASE-R Firecodeは、25GE MACモードでのみ使用できます。
  • IEEE 802.3 RS(528,514) は通常、NRZモードで使用されます。
  • IEEE 802.3 RS(544,514) は通常、PAM4モードで使用されます。
  • Ethernet Technology Consortium RS(272,258) は、RS(544,514) の低レイテンシー代替版です。

FECモードとサポートされるプロトコルについては、FタイルのアーキテクチャーとPMAおよびFEC Direct PHY IPのユーザーガイドで、FタイルでサポートされるFECモードとコンプライアンス仕様の表を参照してください。

PMA reference frequency
  • 156.250000
  • 312.500000
  • 322.265625
 156.250000 トランシーバーで使用するリファレンス・クロック周波数を選択します。

156.25MHzは、すべてのイーサネット・モードに推奨される周波数です。これは、FHTを使用している場合、またはオートネゴシエーションおよびリンク・トレーニング (AN/LT) を有効にしている場合にサポートされる唯一の周波数です。

AN/LTなしでFGTを使用する場合は、312.5MHzもサポートされます。

322.265625MHzは、IEEE 802.3 BASE-R FirecodeまたはRS(528,514) を選択し、AN/LTなしでFGTを使用している場合にサポートされます。
System PLL frequency
  • 830.078125
  • 805.664062 11
  • 322.265625
  • Custom
 805.664062

システムPLLの周波数を選択します。コアクロックは、この周波数を2で分周した値に相当します。

選択しているFECモードに基づく推奨周波数
  • IEEE 802.3 RS(544,514) (CL134) またはEthernet Technology Consortium RS(272, 258) を選択している場合は、830.078125MHz以上を使用します。
  • IEEE 802.3 RS(528,514) (CL91)、IEEE 802.3 BASE-R Firecode (CL74) を選択している場合、またはFECなしを選択している場合は、805.6640625MHz以上を使用します。また、PTPを有効にしている場合は、10GE PTPオプションも含めて、この周波数以上を使用します。
  • PTPなしの10GEを選択している場合は、322.265625MHz以上を使用します。
  • 他の周波数が必要な場合や、システムPLLリファレンス・クロックソースとPMAリファレンス・クロックソースが異なる場合は、Customを使用します。Custom System PLL Frequency パラメーター値を定義する必要があります。
    • Customを選択している場合、IPには内部のカスタム拍コントローラーが含まれます。
    • 外部カスタム拍コントローラーが必要な場合は、External Custom Cadence Controller パラメーターを有効にします。
CustomSystem PLL frequency

805.6640625 - 903.125MHz

(PTPが有効な場合)

322.265625 - 1GHz

(PTPが無効な場合)

 なし

System PLL Frequency パラメーターでCustomオプションを選択している場合、IPコアクロック o_clk_pll は、指定されているレートの半分に相当します。

External Custom Cadence Controller
  • On
  • Off
 Off

オンにすると、外部カスタム拍コントローラー・オプションが有効になり、i_custom_cadence ポートをDUTに駆動できるようになります。このパラメーターは、カスタム拍コントローラーを複数のIPインスタンスで共有している場合に使用することができます。

このパラメーターは、System PLL Frequency パラメーターでCustomオプションを選択している場合に利用可能です。

Include Deterministic Latency Measurement
  • On
  • Off
 Off

オンにすると、IPに内蔵されている確定的レイテンシー測定モジュールが有効になります。

このパラメーターは、Client interface パラメーターでPCS66 FlexEオプションを選択している場合に利用可能です。
注: このパラメーターとInclude Deterministic Latency Interfaceを同時に有効にすることはできません。
Include 32-bit soft CWBIN counters
  • On
  • Off
 Off このパラメーターは、IPのパラメーター・エディターでFECモードを有効にしている場合に利用可能です。このソフトロジックでは、ハードIP (FタイルのFECブロック) の8ビットCWBin0-3レジスターをソフトロジックの32ビット・レジスターに変換します。
Reconfig Clock Frequency 100から250MHz 100MHz Avalon® メモリーマップド・インターフェイス・リコンフィグレーション・クロックです。インターフェイスではこのクロックを使用して、コントロール・ステータス・レジスター (CSR) にアクセスします。このクロックは、100MHzから250MHzの周波数をサポートします。
Enable dedicated CDR Clock Output
  • On
  • Off
 Off オンにすると、専用のCDRクロック出力が有効になります。複数のチャネル番号がある場合、CDRクロック出力はチャネル0に接続されます。このオプションは、チャネル0がFGT QUAD3またはUX FGT Quad2に配置されている場合にのみ適用されます。
Enable IPXACT
  • On
  • Off
 On オンにすると、生成されるIPファイルにIPXACT/CSRレジスター情報が含まれます。

MAC Options

Basicタブ

TX maximum frame size

65 – 65535

1518

TX統計カウンターでサイズ超過パケットが報告されることなくIPコアがイーサネット・リンクで送信することができる最大パケットサイズ (バイト単位) です。

PCS Only、OTN、およびFlexEのバリエーションの場合、このパラメーターに効力はなく、デフォルト値の1518のままになります。

RX maximum frame size

65 – 65535

1518

RX統計カウンターでサイズ超過パケットが報告されることなくIPコアがイーサネット・リンクで受信できる最大パケットサイズ (バイト単位) です。Enforce Maximum Frame Size パラメーターをオンにしている場合、IPコアではこのサイズを超える着信イーサネット・パケットを切り捨てます。

PCS Only、OTN、およびFlexEのバリエーションの場合、このパラメーターに効力はなく、デフォルト値の1518のままになります。
Enforce maximum frame size
  • On
  • Off
 Off IPコアでサイズ超過パケットを受信する、またはサイズ超過パケットを切り捨てるかを指定します。

切り捨てられたパケットでは、エラー信号によりオーバーサイズおよびFCSエラーが示されます。

Link fault generation option
  • Off
  • Unidirectional
  • Bidirectional
 Off

リンク障害イベントに対するIPコアの応答を指定します。

双方向リンク障害処理は、イーサネット仕様のIEEE 802.3 Figure 81-11に準拠しています。単方向リンク障害処理は、IEEE 802.3 Clause 66を実装しています。ローカル障害に応答し、IPコアではパケット間ギャップで順序付きリモート障害セットを送信しますが、着信する順序付きリモート障害セットには応答しません。OFF オプションは後方互換に対応するものです。

Bytes to remove from RX frames
  • None
  • Remove CRC bytes
  • Remove CRC and PAD bytes
 Remove CRC bytes RX MACで着信RXフレームからCRCバイトを取り除く、CRCおよびPADバイトを取り除く、または何も取り除かずにRX MACクライアントに渡すかを選択します。PADバイトとCRCがダウンストリームで必要ない場合は、このオプションにより、必要なダウンストリーム・パケット処理ロジックを減らすことができます。
Forward RX pause requests
  • On
  • Off
 Off RX MACでRXクライアント・インターフェイスの着信PAUSEフレームおよびPFCフレームを転送するか、内部処理後にそれらをドロップするかを選択します。
注: フロー制御がオフになっている場合、IPコアでは、すべての着信PAUSEフレームおよびPFCフレームをRXクライアント・インターフェイスに直接転送し、内部処理を実行しません。その場合、このパラメーターに効力はありません。
Use source address insertion - -
有効になっている場合、IPは発信パケットに送信元アドレスを挿入します。
注: 16進数値を使用して送信元アドレスを挿入します。

送信元アドレスの挿入は、TX MACクライアント・インターフェイスで提供されるPAUSEパケットとPFCパケットに適用されますが、TX MACクライアント・インターフェイスで i_tx_pause または i_tx_pfc[n] がアサートされた場合に応答してIPコアが送信するPAUSEパケットとPFCパケットには適用されません。

TX VLAN detection
  • On
  • Off
 Off IPコアのTX統計ブロックでTX VLANおよびスタックVLANイーサネット・フレームを通常の制御フレームとして扱うか、Length/Typeフィールドのデコードを実行し、これらのフレームをVLAN統計に含めてイーサネット・フレーム全体ではなくペイロードバイトによって TxFrameOctetsOK カウンターでカウントするかを指定します。オンにしている場合、IPコアはTX統計でこれらのフレームをVLANフレームまたはスタックVLANフレームとして識別します。オフにしている場合、IPコアはこれらのフレームを通常の制御フレームとして扱います。
RX VLAN detection
  • On
  • Off
 Off IPコアのRX統計ブロックでRX VLANおよびスタックVLANイーサネット・フレームを通常の制御フレームとして扱うか、Length/Typeフィールドのデコードを実行し、これらのフレームをVLAN統計に含めてイーサネット・フレーム全体ではなくペイロードバイトによって RxFrameOctetsOK カウンターでカウントするかを指定します。オンにしている場合、IPコアはRX統計でこれらのフレームをVLANフレームまたはスタックVLANフレームとして識別します。オフにしている場合、IPコアはこれらのフレームを通常の制御フレームとして扱います。
Stop TX traffic when link partner sends PAUSE
  • Yes
  • No-PFC only
  • No
  • Disable flow control
 No Yes に設定すると、SFCとPFCの両方がサポートされます。PAUSEフレームを受信すると、TX MACはトラフィックの送信を停止します。No に設定すると、SFCのみがサポートされます。PAUSEフレームを受信しても、TX MACはトラフィックの送信を停止しません。Disableに設定すると、フロー制御は完全に無効になります。
Ready latency 0 - 3 0 TXクライアント・インターフェイスのレディー・レイテンシー値を選択します。レディー・レイテンシーは、 Avalon® STインターフェイスのプロパティーで、IPコアが o_tx_ready 信号をアサートしてから、IPコアがTXクライアント・インターフェイスでデータを受け入れることができるようになるクロックサイクルまでの遅延クロックサイクル数です。Avalonインターフェイスの仕様書 を参照してください。

MII PCS OnlyおよびMACセグメント化のバリエーションでは、このパラメーターの効力はありません。

より長いレイテンシー (より大きな数値) を選択すると、MAC+PCSのバリエーションでタイミング・クロージャーが容易になります。ただし、TXデータパスのレイテンシーは増加します。

Enable TX Packing
  • On
  • Off
 Off

このパラメーターは、Client interface がMACセグメント化モードに設定され、PTPが無効になっている場合は40Gから400Gまでのすべてのレートで、PTPが有効になっている場合は50GEから400GEまでのすべてのレートで利用可能です。

オンに設定すると、パッキングロジックがTX方向に挿入されます。これにより、パケット間のアイドルセグメントを削除し、MACのスループットを最大化します。
Enable asynchronous adapter clocks
  • On
  • Off
 Off オンにすると、i_clk_rx および i_clk_tx クロック信号を o_clk_pll クロックとは別に駆動することができます。

Client interface が MAC Avalon® ST に設定されている場合にのみ利用可能です。

PTPタブ

Enable IEEE 1588 PTP
  • On
  • Off
 Off

このオプションを有効にすると、IEEE 1588 PTP Timestampオフロード機能がIPコアに追加されます。IPコアでは、TXタイムスタンプとRXタイムスタンプを生成することができます。
Timestamp accuracy mode
  • Basic
  • Advanced
 Advanced PTP TXおよびRXタイムスタンプの精度モードを選択します。 12
Basicモードでは、次のタイムスタンプ精度をサポートします。
  • ± 3ns (10GEおよび25GEイーサネット・レート)
  • ± 8ns (50GE、100GE、200GE、および400GEイーサネット・レート)
Advancedモードでは、次のタイムスタンプ精度をサポートします。
  • ± 1.5ns (10GE、25GE、50GE、100GE、200GE、400GEイーサネット・レート)
Timestamp fingerprint width 8 - 32 8

TXパスのタイムスタンプ・フィンガープリント幅をビット単位で指定します。デフォルト値は8ビットです。

Specializedタブ

Enable strict preamble check
  • On
  • Off
 Off オンにすると、IPコアでは、プリアンブルが標準イーサネット・プリアンブル (0x55_55_55_55_55_55) ではないRXパケットを拒否します。

このオプションでは、意図しないStartフレームに対する追加の保護レイヤーを提供します。意図しないStartフレームは、起動時またはビットエラー発生時に起こる可能性があります。
Enable strict SFD check
  • On
  • Off
 Off オンにすると、IPコアでは、SFDバイトが標準イーサネットSFD (0xD5) ではないRXパケットを拒否します。

このオプションでは、意図しないStartフレームに対する追加の保護レイヤーを提供します。意図しないStartフレームは、起動時またはビットエラー発生時に起こる可能性があります。
Average inter-packet gap
  • 1
  • 8
  • 10
  • 12
 12

IPコアがTXイーサネット・リンクで維持する平均最小パケット間ギャップ (IPG) を指定します。

デフォルト値の12は、イーサネット規格に準拠しています。

その他の値では、より高いスループットをサポートします。

値を1にすると、データが利用可能になるとすぐにIPコアでイーサネット・パケットを可能な限り最小のギャップで送信することを指定します。IPGは、コアへの書き込み時にフレームデータ間に空けるスペースによって決まります。IPコアはイーサネット規格に準拠しなくなりますが、アプリケーションにより平均ギャップを制御し、スループットを最大化します。
Enable preamble passthrough
  • On
  • Off
 Off

オンにすると、IPコアはRXおよびTXプリアンブル・パススルー・モードになります。RXプリアンブル・パススルー・モードでは、IPコアはプリアンブルおよびSFDをイーサネット・パケットから取り除くのではなく、クライアントに渡します。TXプリアンブル・パススルー・モードでは、クライアントによってイーサネット・フレーム内で送信するプリアンブルが指定されます。
Additional IPG removed per AM period 0-16536 0

プロトコル・コンプライアンスに必要なデフォルトの数に加えて、IPコアでアライメント・マーカー期間ごとに除去するパケット間ギャップの数を指定します。

AM期間ごとに除去される追加IPGの値が1増加するごとに、100GEのバリエーションではスループットが3ppm増加します。より大きなスループットの増加を指定するには、Average Inter-packet Gapパラメーターを使用します。
Auto-Negotiation and Link Training Options
Enable auto-negotiation and link training
  • On
  • Off
 Off イーサネット・ポートのオートネゴシエーションおよびリンク・トレーニングを有効にします。

この機能をサポートするには、F-Tile Auto-Negotiation and Link Training for Ethernet Intel® FPGA IPをインスタンス化する必要があります。

Configuration, Debug and Extension Options
Enable Ethernet Debug Endpoint
  • On
  • Off
 Off イーサネット・デバッグ・エンドポイントを有効にします。

システムコンソールからイーサネット・ツールキットにアクセスできるようにするには、このパラメーターを有効にする必要があります。
Enable Native PHY Debug Endpoint
  • On
  • Off
 Off ネイティブPHYデバッグ・エンドポイントを有効にします。

システムコンソールからイーサネット・ツールキットにアクセスできるようにするには、このパラメーターを有効にする必要があります。
関連情報
9 FGT Quad0 では、20-32Gbps PAM4のみをサポートします。FGT Quad1、Quad2、Quad3 では、20-58Gbps PAM4をサポートします。
10 このモードは、25Gイーサネット・モードでのみ利用可能です。
11 IP GUIでは、周波数は805.664062MHzとして指定されます。実際の周波数は805.6640625MHzです。
12 レーン指定のないイーサネット・モードは、すべてのレーンバリアントに対応します。
レベル 2 の表題