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7.1. ステータス・インターフェイス
7.2. TX MAC Avalon STクライアント・インターフェイス
7.3. RX MAC Avalon STアライメント・クライアント・インターフェイス
7.4. TX MACセグメント化クライアント・インターフェイス
7.5. RX MACセグメント化クライアント・インターフェイス
7.6. MACフロー制御インターフェイス
7.7. PCSモードのTXインターフェイス
7.8. PCSモードのRXインターフェイス
7.9. FlexEおよびOTNモードのTXインターフェイス
7.10. FlexEおよびOTNモードのRXインターフェイス
7.11. カスタム・レート・インターフェイス
7.12. 32ビット・ソフトCWBINカウンター
7.13. リコンフィグレーション・インターフェイス
7.14. 高精度時間プロトコル・インターフェイス
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5. クロック
このセクションでは、さまざまなF-Tile Ethernet Intel® FPGA Hard IPコアのバリエーションに必要なクロック接続とクロック信号について説明します。
図 20. IPコアの一般的なクロック接続概念図次の図は、単一のイーサネットIPコアとそれに関連するクロック信号を表しています。
F-Tile Reference and System PLL Clocks Intel® FPGA IPにより、i_clk_ref および i_clk_sys クロックを生成します。これらのクロックでF-Tile Ethernet Intel® FPGA Hard IP (IPコア) を駆動します。
このIPコアでは、100MHzから250MHzの i_reconfig_clk 周波数範囲をサポートすることができます。IPコアの出力クロック (o_clk_pll) では、i_clk_rx と i_clk_tx 入力信号の両方を駆動します。
すべてのIPコアのバリエーションでSynchronous Ethernet (SyncE) 規格をサポートします。
次の表は、必要な入力クロックと出力クロック、必要なクロック周波数、およびクロック関連のステータス信号を示しています。クロックのステータスポートを使用して、クロックを駆動するPLLがロックされるまで回路をリセットに保つことができます。
| クロック名 | 詳細 |
|---|---|
| クロック入力 | |
| i_clk_tx | TXデータパスクロック このクロックでは、ポートのアクティブなTXインターフェイスを駆動します。
クロックソースは次のとおりです。
|
| i_clk_rx | RXデータパスクロック このクロックでは、ポートのアクティブなRXインターフェイスを駆動します。
クロックソースは次のとおりです。
|
| i_clk_pll | PTP関連のデータパスクロック このクロックでは、ポートの内部データパスクロックを駆動します (Enable IEEE 1588 PTP と Enable asynchronous adapter clocks パラメーターの両方が有効になっている場合)。 クロックソースはPTPタイルアダプターの o_clk_pll 出力です。デザインで複数のPTPポートを使用している場合は、単一のクロックソースを使用する必要があります。
次の周波数をサポートします。
Enable IEEE 1588 PTP パラメーターを無効にしている場合は、このポートを1'b0に接続します。 |
| i_reconfig_clk | Avalon®メモリーマップド・インターフェイス・リコンフィグレーション・クロック インターフェイスではこのクロックを使用して、コントロール・ステータス・レジスター (CSR) にアクセスします。このクロックは、100MHzから250MHzの周波数をサポートします。 |
| i_clk_ref | PMAリファレンス・クロック
F-Tile Reference and System PLL Clock Intel® FPGA IPでこのクロックを駆動します。
この周波数は、F-Tile Ethernet Intel® FPGA Hard IPのPMA reference frequency IPパラメーター、およびF-Tile Reference and System PLL Clock Intel® FPGA IPのFGT refclk frequency/FHT refclk frequency IPパラメーターで指定する必要があります。
注: i_clk_ref は仮想信号です。シミュレーションではこの信号は0と表示されます。
クロックソースは、F-Tile Ethernet Intel® FPGA Hard IPのPMAの選択によって異なります。
Custom cadence パラメーターを有効にしていない限り、このクロックは i_clk_sys クロックとPPMが一致している必要があります。 |
| i_clk_sys | イーサネット・システム・クロック F-Tile Reference and System PLL Clock Intel® FPGA IPでこのクロックを駆動します。 Custom cadence パラメーターを有効にしていない限り、クロック周波数は FEC type によって異なります。
この周波数は、F-Tile Ethernet Intel® FPGA Hard IPのSystem PLL frequency IPパラメーター、およびF-Tile Reference and System PLL Clock Intel® FPGA IPのMode of system PLL IPパラメーターで指定する必要があります。
注: i_clk_sys は仮想信号です。シミュレーションではこの信号は0と表示されます。
F-Tile Reference and System PLL Clocks Intel® FPGA IPの out_systempll_clk_i 信号に接続します。 |
| i_sampling_clk | 入力サンプリング・クロック このクロックでは、確定的レイテンシー測定モジュールを駆動します。クロック周波数は250MHzです。 |
| クロック出力 | |
| o_clk_pll | システムPLLクロック イーサネットIPポートに関連付けられているFタイルシステムPLLから派生するクロックです。o_clk_pll 周波数はPLL周波数を2で分周した値に等しくなります。次に示す o_clk_pll 周波数は、カスタムシステムPLL周波数を有効にしている場合には適用されません。
次の周波数をサポートします。
|
| o_clk_tx_div |
次の周波数をサポートします。
FEC mode および Ethernet mode パラメーターに応じて、TX SERDESレートからのリカバリークロックを33、66、68のいずれかで分周します。o_clk_tx_div は次の値に等しくなります。
|
| o_clk_rec_div64 |
次の周波数をサポートします。
RXリカバリークロックから派生したクロックを64で分周します。 |
| o_clk_rec_div |
次の周波数をサポートします。
FEC mode パラメーターに応じて、RXリカバリークロックから派生するクロックを33、66、68のいずれかで分周します。o_clk_rec_div は次の値に等しくなります。
|
| クロックステータス | |
| o_tx_pll_locked | このクロックは、TX SERDES PLLがロックされていることを示します。
注: o_clk_tx_div 出力クロックは、o_tx_pll_locked 信号がHighになるまで使用しないでください。
|
| o_cdr_lock | このクロックは、リカバリークロックがデータにロックされていることを示します。
注: o_clk_rec_div64 出力クロックは、o_cdr_lock 信号がHighになるまで使用しないでください。
|
デザインの重要な考慮事項
- ほとんどのイーサネットIPコンフィグレーションでは、出力クロック o_clk_pll または同等のクロックを使用して、i_clk_tx および i_clk_rx 信号を駆動します。非同期アダプターのオプションでは、低速のクロックを使用してこれらの信号を駆動することができます。
- PTPチャネル専用のシステムクロックを2で分周し、周波数を402.83MHz以上にします。PTPが有効になっている場合は、PTPが有効になっているすべてのポートで同じシステムクロックを共有します。
- リモート・リンクパートナーからのリカバリー周波数は、± 200ppmの範囲で示されます。この場合、ローカル・オシレーターは ± 100ppm、リモート・オシレーター (無関係) は ± 100ppmであると想定しています。SyncEアプリケーションの場合、ローカル・オシレーターはリカバリークロックと ± 4.6ppm以内で一致する必要があります。
F-Tile Reference and System PLL Clock Intel® FPGA IPでモードをコンフィグレーションする必要があります。次の表では、選択しているシステムPLLモードに基づくリファレンス・クロック周波数と出力周波数を示しています。
| システムPLLのモード | リファレンス・クロック (MHz) | 出力周波数 (MHz) |
|---|---|---|
| ETHERNET_FREQ_805_156 | 156.25 | 805.6640625 |
| ETHERNET_FREQ_805_312 | 312.5 | 805.6640625 |
| ETHERNET_FREQ_805_322 | 322.265625 | 805.6640625 |
| ETHERNET_FREQ_830_156 | 156.25 | 830.078125 |
| ETHERNET_FREQ_830_312 | 312.5 | 830.078125 |