F-Tile Ethernet Intel® FPGA Hard IPユーザーガイド

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ID 683023
日付 7/08/2024
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ドキュメント目次
ドキュメント目次 x
1. 概要 2. 利用開始にあたって 3. F-Tile Ethernet Intel® FPGA Hard IPのパラメーター 4. 機能の説明 5. クロック 6. リセット 7. インターフェイスの概要 8. コンフィグレーション・レジスター 9. サポートされているモジュールおよびIP 10. サポートされるツール 11. F-Tile Ethernet Intel® FPGA Hard IPユーザーガイドのアーカイブ 12. F-Tile Ethernet Intel® FPGA Hard IPユーザーガイド改訂履歴
1. 概要 x
1.1. Fタイルのイーサネット・システムの概要 1.2. F-Tile Ethernet Intel® FPGA Hard IPの概要
1.2. F-Tile Ethernet Intel® FPGA Hard IPの概要 x
1.2.1. デバイスファミリーのサポート 1.2.2. デバイスのスピードグレード・サポート 1.2.3. リソース使用率 1.2.4. ラウンドトリップ・レイテンシー 1.2.5. リリース情報
2. 利用開始にあたって x
2.1. F-Tile Ethernet Intel® FPGA Hard IPコアのインストールとライセンス 2.2. IPコアのパラメーターとオプションの指定 2.3. IPデザインのリファレンス・クロックおよびシステムPLLクロック 2.4. 生成されるファイルの構造 2.5. タイルファイルの生成 2.6. IPコアのテストベンチ
2.4. 生成されるファイルの構造 x
2.4.1. IP-XACTファイルの生成
4. 機能の説明 x
4.1. データパスの説明 4.2. F-Tile Ethernet Intel® FPGA Hard IP MAC 4.3. PCS、OTN、およびFlexEモード 4.4. 高精度時間プロトコル 4.5. オートネゴシエーションおよびリンク・トレーニング
4.2. F-Tile Ethernet Intel® FPGA Hard IP MAC x
4.2.1. MAC TXデータパス 4.2.2. MAC RXデータパス 4.2.3. PAUSEまたは優先フロー制御 (PFC) を使用する輻輳とフローの制御 4.2.4. リンク障害信号 4.2.5. イーサネット送信における順序
4.2.1. MAC TXデータパス x
4.2.1.1. TXプリアンブル、スタート、およびSFDの挿入 4.2.1.2. 送信元アドレスの挿入 4.2.1.3. Length/Typeフィールドの処理 4.2.1.4. フレームのパディング 4.2.1.5. フレーム・チェック・シーケンス (CRC-32) の挿入 4.2.1.6. パケット間ギャップの生成と挿入 4.2.1.7. TXパッキングロジック
4.2.2. MAC RXデータパス x
4.2.2.1. RXプリアンブル処理 4.2.2.2. RX厳密SFDチェック 4.2.2.3. RX FCSチェック 4.2.2.4. RXにおける不正な形式のパケットの処理 4.2.2.5. RXフレームからのPADバイトおよびFCSバイトの除去 4.2.2.6. RXのサイズ不足フレーム、サイズ超過フレーム、および長さエラーのあるフレーム 4.2.2.7. パケット間ギャップ
4.2.3. PAUSEまたは優先フロー制御 (PFC) を使用する輻輳とフローの制御 x
4.2.3.1. XOFFフレームの送信をトリガーする条件 4.2.3.2. XONフレームの送信をトリガーする条件 4.2.3.3. 一時停止のコントロールおよび生成インターフェイス 4.2.3.4. 一時停止コントロール・フレームのフィルタリング
4.3. PCS、OTN、およびFlexEモード x
4.3.1. PCSモード 4.3.2. OTNモード 4.3.3. FlexEモード
4.4. 高精度時間プロトコル x
4.4.1. 機能 4.4.2. PTPタイムスタンプ精度 4.4.3. PTPクライアント・フロー 4.4.4. FECなしのバリアントのRX仮想レーンオフセットの計算 4.4.5. 仮想レーンの順序とオフセット値 4.4.6. UI調整 4.4.7. リファレンス時間の間隔 4.4.8. UI測定における最小および最大リファレンス時間 (TAM) 間隔 (ハードウェア) 4.4.9. UI値とPMA遅延 4.4.10. Advancedタイムスタンプ精度モードにおけるルーティング遅延調整 4.4.11. Basicタイムスタンプ精度モードにおけるルーティング遅延調整
4.4.3. PTPクライアント・フロー x
4.4.3.1. PTP TXクライアント・フロー 4.4.3.2. PTP RXクライアント・フロー
4.4.6. UI調整 x
4.4.6.1. TX UI調整 4.4.6.2. RX UI調整
5. クロック x
5.1. 単一インスタンスの動作におけるクロック接続 5.2. 複数インスタンスの動作におけるクロック接続 5.3. MAC非同期FIFO動作におけるクロック接続 5.4. PTPを有効にする場合の同期および非同期動作におけるクロック接続 5.5. Synchronous Ethernet動作におけるクロック接続 5.6. カスタム拍
6. リセット x
6.1. リセット信号 6.2. リセットシーケンス
7. インターフェイスの概要 x
7.1. ステータス・インターフェイス 7.2. TX MAC Avalon STクライアント・インターフェイス 7.3. RX MAC Avalon STアライメント・クライアント・インターフェイス 7.4. TX MACセグメント化クライアント・インターフェイス 7.5. RX MACセグメント化クライアント・インターフェイス 7.6. MACフロー制御インターフェイス 7.7. PCSモードのTXインターフェイス 7.8. PCSモードのRXインターフェイス 7.9. FlexEおよびOTNモードのTXインターフェイス 7.10. FlexEおよびOTNモードのRXインターフェイス 7.11. カスタム・レート・インターフェイス 7.12. 32ビット・ソフトCWBINカウンター 7.13. リコンフィグレーション・インターフェイス 7.14. 高精度時間プロトコル・インターフェイス
7.2. TX MAC Avalon STクライアント・インターフェイス x
7.2.1. TX MAC Avalon STクライアント・インターフェイス (プリアンブル・パススルーを無効にしている場合) 7.2.2. TX MAC Avalon STクライアント・インターフェイス (プリアンブル・パススルーを有効にしている場合) 7.2.3. MAC Avalon ST skip_crc 信号による送信元アドレス、パディング、およびCRC挿入の制御 7.2.4. MAC Avalon ST i_tx_error 信号によるパケットの無効マーク
7.3. RX MAC Avalon STアライメント・クライアント・インターフェイス x
7.3.1. RX MAC Avalon STクライアント・インターフェイス (プリアンブル・パススルーを無効にしている場合) 7.3.2. RX MAC Avalon STクライアント・インターフェイス (パススルーおよびRX CRC転送を有効にしている場合) 7.3.3. RX MACアダプターの制限 7.3.4. RX MAC Avalon STクライアント・インターフェイスのステータス
7.4. TX MACセグメント化クライアント・インターフェイス x
7.4.1. TX MACセグメント化クライアント・インターフェイス (プリアンブル・パススルーを無効にしている場合) 7.4.2. TX MACセグメント化クライアント・インターフェイス (プリアンブル・パススルーを有効にしている場合) 7.4.3. セグメント化されているMACにおける skip_crc 信号による送信元アドレス、パディング、およびCRC挿入の制御 7.4.4. セグメント化されているMACにおける i_tx_mac_error によるパケットの無効マーク
7.5. RX MACセグメント化クライアント・インターフェイス x
7.5.1. RX MACセグメント化クライアント・インターフェイス (プリアンブル・パススルーを無効にしている場合) 7.5.2. RX MACセグメント化クライアント・インターフェイス (パススルーおよびRX CRC転送を有効にしている場合) 7.5.3. RX MACセグメント化クライアント・インターフェイスのステータスとエラー
7.13. リコンフィグレーション・インターフェイス x
7.13.1. イーサネット・リコンフィグレーション・インターフェイス 7.13.2. トランシーバー・リコンフィグレーション・インターフェイス
7.14. 高精度時間プロトコル・インターフェイス x
7.14.1. Time-of-Dayインターフェイス 7.14.2. TX 2ステップ・タイムスタンプ・インターフェイス 7.14.3. TX 1ステップ・タイムスタンプ・インターフェイス 7.14.4. RXタイムスタンプ・インターフェイス 7.14.5. PTPステータス・インターフェイス 7.14.6. PTPタイル・インターフェイス
7.14.3. TX 1ステップ・タイムスタンプ・インターフェイス x
7.14.3.1. 1ステップ動作のPTPフィールドオフセット
8. コンフィグレーション・レジスター x
8.1. イーサネット Avalon® Memory-Mappedインターフェイスのアドレス空間 8.2. トランシーバー Avalon® Memory-Mappedインターフェイスのアドレス空間
8.1. イーサネット Avalon® Memory-Mappedインターフェイスのアドレス空間 x
8.1.1. イーサネット・ハードIPコアのCSR 8.1.2. FECおよびトランシーバーのコントロール・レジスターとステータスレジスター
9. サポートされているモジュールおよびIP x
9.1. F-Tile Auto-Negotiation and Link Training For Ethernet Intel® FPGA IP 9.2. PTPタイルアダプター
9.1. F-Tile Auto-Negotiation and Link Training For Ethernet Intel® FPGA IP x
9.1.1. 概要 9.1.2. リリース情報 9.1.3. 機能の説明 9.1.4. パラメーター 9.1.5. クロックとリセット 9.1.6. レジスター
9.2. PTPタイルアダプター x
9.2.1. 概要 9.2.2. クロックポート、リセットポート、およびインターフェイス・ポート 9.2.3. PTP非対称遅延リコンフィグレーション・インターフェイス 9.2.4. PTPピアツーピア平均パス遅延リコンフィグレーション・インターフェイス
10. サポートされるツール x
10.1. F-Tile Channel Placement Tool 10.2. イーサネット・ツールキットの概要
10.2. イーサネット・ツールキットの概要 x
10.2.1. 機能
1. 概要
2. 利用開始にあたって
3. F-Tile Ethernet Intel® FPGA Hard IPのパラメーター
4. 機能の説明
5. クロック
6. リセット
7. インターフェイスの概要
8. コンフィグレーション・レジスター
9. サポートされているモジュールおよびIP
10. サポートされるツール
11. F-Tile Ethernet Intel® FPGA Hard IPユーザーガイドのアーカイブ
12. F-Tile Ethernet Intel® FPGA Hard IPユーザーガイド改訂履歴

5.6. カスタム拍

カスタム拍を使用すると、データパスのオーバークロックが原因で発生するTX PMAインターフェイスFIFOのオーバーフローが起こらないようにすることができます。次の2つのシナリオでは、カスタム拍を使用する必要があります。
  • TX PMAのリファレンス・クロックとシステムPLLのリファレンス・クロックが異なる場合。システムPLL周波数はPMAパラレル周波数と同じになるようにコンフィグレーションされますが、TX PMAパラレルクロック周波数とシステムPLL周波数でPPMの差が生じる場合があります。
  • システムPLL周波数がPMAパラレルクロック周波数よりも高い場合。この非標準のシステムPLL周波数は、複数のインターフェイスで同じシステムクロックを共有する場合に必要になることがあります (一部のインターフェイスをPMAパラレルクロック周波数よりも高い、オーバークロックされたシステムPLL周波数で実行する必要がある)。このシナリオは、システムPLLの数が限られている場合や、ダイナミック・リコンフィグレーションが有効になっている場合に発生する可能性があります。

インターフェイスでカスタム拍が必要な場合は、カスタム拍を有効にする必要があります。カスタム拍を有効にするには、System PLL frequency IPパラメーターで Custom を選択し、必要なカスタムシステムPLL周波数を入力します。

System PLL frequency IPパラメーターが Custom に設定されている場合、IPは内部にカスタム拍コントローラーを含みます。

外部カスタム拍コントローラーが必要な場合は、External Custom Cadence Controller IPパラメーターを選択し、外部カスタム拍コントローラーを有効にします。このオプションを選択すると、外部カスタム拍コントローラーが有効になり、i_custom_cadence 入力ポートがIPポートリストで利用できるようになります。i_custom_cadence 入力ポートを駆動して、安定したデータ有効拍を生成します。

複数のIPインスタンスのデザインでは、外部カスタム拍コントローラー・オプションを使用してロジックを複数のIPで共有し、リソース使用率を減らすことができます。

表 30.  カスタム拍のユースケース
略語
  • CL74: IEEE 802.3 BASE-R Firecode (CL74)
  • CL91: IEEE 802.3 RS(528,514) (CL91)
  • CL134: IEEE 802.3 RS(544,514) (CL134)
  • ETC: Ethernet Technology Consortium ETC RS(272, 258)
  • MAC AvST: MAC Avalon® ST
  • MAC Seg: MACセグメント化
コンフィグレーション システムPLL周波数 (MHz) ユースケース カスタム拍コントローラーの選択
NRZモード
  • FECモード
    • None
    • CL74
    • CL91
  • クライアント・インターフェイス
    • MAC Seg
    • MAC AvST
 830.078125
  • システムPLLをFECモード・コンフィグレーションのCL134またはETCで共有し、システムPLLリファレンス・クロックとPMAリファレンス・クロックのソースが同じで、同じクロック周波数を使用している場合 (0ppm)。
  • システムPLLリファレンス・クロックとPMAリファレンス・クロックのソースが異なる場合。Custom system PLL Frequency を有効にし、入力を830.078125MHzに設定します。

一般的な805.6640625MHzではなく830.078125MHzを選択している場合、IPでは内部カスタム拍コントローラー・ロジックが有効になります。

PCS

OTN

FlexE

805.6640625

または

830.078125
  • システムPLLリファレンス・クロックとPMAリファレンス・クロックのソースが同じで、同じクロック周波数を使用している場合 (0ppm)。
  • システムPLLリファレンス・クロックとPMAリファレンス・クロックのソースが異なる場合。Custom system PLL Frequencyを有効にし、入力を805.6640625MHzまたは830.078125MHzに設定します。

830.078125MHzまたは805.6640625MHzの場合、IPでは内部カスタム拍コントローラー・ロジックが有効になります。
次のクライアント・インターフェイスを備えるバリアント
  • MAC Seg
  • MAC AvST
  • MII PCS only
  • PCS66 OTN
  • PCS66 FlexE
 カスタムPLL
  • 非標準のシステムPLL周波数 (例: 900MHz) が必要な場合。
  • システムPLLリファレンス・クロックとPMAリファレンス・クロックのソースが異なる場合。
 外部カスタム拍コントローラーが無効になっている場合は、IPでは内部カスタム拍コントローラーが有効になります。

外部カスタム拍コントローラーが有効になっている場合は、i_custom_cadence ポートを駆動する必要があります。

表 31.  カスタム拍のさまざまなシナリオ (25GE-1、IEEE 802.3 RS(528,514) (CL91) FECモード)この例では、システムPLL周波数を805.6640625MHzと想定しています。
クライアント・インターフェイス システムPLL周波数 (MHz) PMA/システムPLLのリファレンス・クロックソース カスタム拍の必要性 カスタム拍コントローラー クライアント・インターフェイス周波数 FIFO要件
MAC Avalon® ST 805.6640625 同じ なし — システムPLL周波数/2と同じ

(402.83203125MHz)

 なし
MAC Avalon® ST 805.6640625 同じ なし — システムPLL周波数/2とは異なる

(例: 390.625MHz)

 Enable asynchronous adapter clocks パラメーターはオン
MAC Avalon® ST カスタム

(例: 805.6640625)

 異なる (PPM) あり 内部または外部 システムPLL周波数/2と同じ

(例:

402.83203125MHz)

 なし
MAC Avalon® ST カスタム

(例: 805.6640625)

 異なる (PPM) あり 内部または外部 システムPLL周波数/2とは異なる

(例: 390.625MHz)

 Enable asynchronous adapter clocks パラメーターはオン 18
MAC Avalon® ST 830.078125 同じ あり 内部 システムPLL周波数/2と同じ

(415.078125MHz)

 なし
MAC Avalon® ST 830.078125 同じ あり 内部 システムPLL周波数/2とは異なる

(例:

390.625MHz、402.83203125MHz)

 Enable asynchronous adapter clocks パラメーターはオン
MAC Avalon® ST カスタム

(例: 830.078125または900)

 同じまたは異なる (PPM) あり 内部または外部 システムPLL周波数/2と同じ

(例:

415.078125MHz、450MHz)

 なし
MAC Avalon® ST カスタム

(例: 830.078125または900)

 同じまたは異なる (PPM) あり 内部または外部 システムPLL周波数/2とは異なる

(例:

390.625MHz、402.83203125MHz)

 Enable asynchronous adapter clocks パラメーターはオン 18
MACセグメント化 805.6640625 同じ なし — システムPLL周波数/2と同じ

(402.83203125MHz)

 なし
MACセグメント化 805.6640625 同じ なし — システムPLL周波数/2とは異なる

(例: 390.625MHz)

 イーサネットIP外部でインスタンス化されるクライアント・カスタムFIFO
MACセグメント化 カスタム

(例: 805.6640625)

 異なる (PPM) あり 内部または外部 システムPLL周波数/2と同じ

(例:

402.83203125MHz)

 なし
MACセグメント化 カスタム

(例: 805.6640625)

 異なる (PPM) あり 内部または外部 システムPLL周波数/2とは異なる

(例: 390.625MHz)

 イーサネットIP外部でインスタンス化されるクライアント・カスタムFIFO
MACセグメント化 830.078125 同じ あり 内部 システムPLL周波数/2と同じ

(415.078125 MHz)

 なし
MACセグメント化 830.078125 同じ あり 内部 システムPLL周波数/2とは異なる

(例:

390.625MHz、402.83203125MHz)

 イーサネットIP外部でインスタンス化されるクライアント・カスタムFIFO
MACセグメント化 カスタム

(例: 830.078125または900)

 同じまたは異なる (PPM) あり 内部または外部 システムPLL周波数/2と同じ

(例:

415.078125MHz、450MHz)

 なし
MACセグメント化 カスタム

(例: 830.078125または900)

 同じまたは異なる (PPM) あり 内部または外部 システムPLL周波数/2とは異なる

(例:

390.625MHz、402.83203125MHz)

 イーサネットIP外部でインスタンス化されるクライアント・カスタムFIFO
18 複数のIPインスタンスを使用しており、Enable asynchronous adapter clocks と External Custom Cadence Controller の両方を有効にしている場合は、対応する o_clk_pll クロックを使用して各IPの i_custom_cadence 信号を生成する必要があります。
レベル 2 の表題