F-Tile Ethernet Intel® FPGA Hard IPユーザーガイド

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ID 683023
日付 7/08/2024
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ドキュメント目次
ドキュメント目次 x
1. 概要 2. 利用開始にあたって 3. F-Tile Ethernet Intel® FPGA Hard IPのパラメーター 4. 機能の説明 5. クロック 6. リセット 7. インターフェイスの概要 8. コンフィグレーション・レジスター 9. サポートされているモジュールおよびIP 10. サポートされるツール 11. F-Tile Ethernet Intel® FPGA Hard IPユーザーガイドのアーカイブ 12. F-Tile Ethernet Intel® FPGA Hard IPユーザーガイド改訂履歴
1. 概要 x
1.1. Fタイルのイーサネット・システムの概要 1.2. F-Tile Ethernet Intel® FPGA Hard IPの概要
1.2. F-Tile Ethernet Intel® FPGA Hard IPの概要 x
1.2.1. デバイスファミリーのサポート 1.2.2. デバイスのスピードグレード・サポート 1.2.3. リソース使用率 1.2.4. ラウンドトリップ・レイテンシー 1.2.5. リリース情報
2. 利用開始にあたって x
2.1. F-Tile Ethernet Intel® FPGA Hard IPコアのインストールとライセンス 2.2. IPコアのパラメーターとオプションの指定 2.3. IPデザインのリファレンス・クロックおよびシステムPLLクロック 2.4. 生成されるファイルの構造 2.5. タイルファイルの生成 2.6. IPコアのテストベンチ
2.4. 生成されるファイルの構造 x
2.4.1. IP-XACTファイルの生成
4. 機能の説明 x
4.1. データパスの説明 4.2. F-Tile Ethernet Intel® FPGA Hard IP MAC 4.3. PCS、OTN、およびFlexEモード 4.4. 高精度時間プロトコル 4.5. オートネゴシエーションおよびリンク・トレーニング
4.2. F-Tile Ethernet Intel® FPGA Hard IP MAC x
4.2.1. MAC TXデータパス 4.2.2. MAC RXデータパス 4.2.3. PAUSEまたは優先フロー制御 (PFC) を使用する輻輳とフローの制御 4.2.4. リンク障害信号 4.2.5. イーサネット送信における順序
4.2.1. MAC TXデータパス x
4.2.1.1. TXプリアンブル、スタート、およびSFDの挿入 4.2.1.2. 送信元アドレスの挿入 4.2.1.3. Length/Typeフィールドの処理 4.2.1.4. フレームのパディング 4.2.1.5. フレーム・チェック・シーケンス (CRC-32) の挿入 4.2.1.6. パケット間ギャップの生成と挿入 4.2.1.7. TXパッキングロジック
4.2.2. MAC RXデータパス x
4.2.2.1. RXプリアンブル処理 4.2.2.2. RX厳密SFDチェック 4.2.2.3. RX FCSチェック 4.2.2.4. RXにおける不正な形式のパケットの処理 4.2.2.5. RXフレームからのPADバイトおよびFCSバイトの除去 4.2.2.6. RXのサイズ不足フレーム、サイズ超過フレーム、および長さエラーのあるフレーム 4.2.2.7. パケット間ギャップ
4.2.3. PAUSEまたは優先フロー制御 (PFC) を使用する輻輳とフローの制御 x
4.2.3.1. XOFFフレームの送信をトリガーする条件 4.2.3.2. XONフレームの送信をトリガーする条件 4.2.3.3. 一時停止のコントロールおよび生成インターフェイス 4.2.3.4. 一時停止コントロール・フレームのフィルタリング
4.3. PCS、OTN、およびFlexEモード x
4.3.1. PCSモード 4.3.2. OTNモード 4.3.3. FlexEモード
4.4. 高精度時間プロトコル x
4.4.1. 機能 4.4.2. PTPタイムスタンプ精度 4.4.3. PTPクライアント・フロー 4.4.4. FECなしのバリアントのRX仮想レーンオフセットの計算 4.4.5. 仮想レーンの順序とオフセット値 4.4.6. UI調整 4.4.7. リファレンス時間の間隔 4.4.8. UI測定における最小および最大リファレンス時間 (TAM) 間隔 (ハードウェア) 4.4.9. UI値とPMA遅延 4.4.10. Advancedタイムスタンプ精度モードにおけるルーティング遅延調整 4.4.11. Basicタイムスタンプ精度モードにおけるルーティング遅延調整
4.4.3. PTPクライアント・フロー x
4.4.3.1. PTP TXクライアント・フロー 4.4.3.2. PTP RXクライアント・フロー
4.4.6. UI調整 x
4.4.6.1. TX UI調整 4.4.6.2. RX UI調整
5. クロック x
5.1. 単一インスタンスの動作におけるクロック接続 5.2. 複数インスタンスの動作におけるクロック接続 5.3. MAC非同期FIFO動作におけるクロック接続 5.4. PTPを有効にする場合の同期および非同期動作におけるクロック接続 5.5. Synchronous Ethernet動作におけるクロック接続 5.6. カスタム拍
6. リセット x
6.1. リセット信号 6.2. リセットシーケンス
7. インターフェイスの概要 x
7.1. ステータス・インターフェイス 7.2. TX MAC Avalon STクライアント・インターフェイス 7.3. RX MAC Avalon STアライメント・クライアント・インターフェイス 7.4. TX MACセグメント化クライアント・インターフェイス 7.5. RX MACセグメント化クライアント・インターフェイス 7.6. MACフロー制御インターフェイス 7.7. PCSモードのTXインターフェイス 7.8. PCSモードのRXインターフェイス 7.9. FlexEおよびOTNモードのTXインターフェイス 7.10. FlexEおよびOTNモードのRXインターフェイス 7.11. カスタム・レート・インターフェイス 7.12. 32ビット・ソフトCWBINカウンター 7.13. リコンフィグレーション・インターフェイス 7.14. 高精度時間プロトコル・インターフェイス
7.2. TX MAC Avalon STクライアント・インターフェイス x
7.2.1. TX MAC Avalon STクライアント・インターフェイス (プリアンブル・パススルーを無効にしている場合) 7.2.2. TX MAC Avalon STクライアント・インターフェイス (プリアンブル・パススルーを有効にしている場合) 7.2.3. MAC Avalon ST skip_crc 信号による送信元アドレス、パディング、およびCRC挿入の制御 7.2.4. MAC Avalon ST i_tx_error 信号によるパケットの無効マーク
7.3. RX MAC Avalon STアライメント・クライアント・インターフェイス x
7.3.1. RX MAC Avalon STクライアント・インターフェイス (プリアンブル・パススルーを無効にしている場合) 7.3.2. RX MAC Avalon STクライアント・インターフェイス (パススルーおよびRX CRC転送を有効にしている場合) 7.3.3. RX MACアダプターの制限 7.3.4. RX MAC Avalon STクライアント・インターフェイスのステータス
7.4. TX MACセグメント化クライアント・インターフェイス x
7.4.1. TX MACセグメント化クライアント・インターフェイス (プリアンブル・パススルーを無効にしている場合) 7.4.2. TX MACセグメント化クライアント・インターフェイス (プリアンブル・パススルーを有効にしている場合) 7.4.3. セグメント化されているMACにおける skip_crc 信号による送信元アドレス、パディング、およびCRC挿入の制御 7.4.4. セグメント化されているMACにおける i_tx_mac_error によるパケットの無効マーク
7.5. RX MACセグメント化クライアント・インターフェイス x
7.5.1. RX MACセグメント化クライアント・インターフェイス (プリアンブル・パススルーを無効にしている場合) 7.5.2. RX MACセグメント化クライアント・インターフェイス (パススルーおよびRX CRC転送を有効にしている場合) 7.5.3. RX MACセグメント化クライアント・インターフェイスのステータスとエラー
7.13. リコンフィグレーション・インターフェイス x
7.13.1. イーサネット・リコンフィグレーション・インターフェイス 7.13.2. トランシーバー・リコンフィグレーション・インターフェイス
7.14. 高精度時間プロトコル・インターフェイス x
7.14.1. Time-of-Dayインターフェイス 7.14.2. TX 2ステップ・タイムスタンプ・インターフェイス 7.14.3. TX 1ステップ・タイムスタンプ・インターフェイス 7.14.4. RXタイムスタンプ・インターフェイス 7.14.5. PTPステータス・インターフェイス 7.14.6. PTPタイル・インターフェイス
7.14.3. TX 1ステップ・タイムスタンプ・インターフェイス x
7.14.3.1. 1ステップ動作のPTPフィールドオフセット
8. コンフィグレーション・レジスター x
8.1. イーサネット Avalon® Memory-Mappedインターフェイスのアドレス空間 8.2. トランシーバー Avalon® Memory-Mappedインターフェイスのアドレス空間
8.1. イーサネット Avalon® Memory-Mappedインターフェイスのアドレス空間 x
8.1.1. イーサネット・ハードIPコアのCSR 8.1.2. FECおよびトランシーバーのコントロール・レジスターとステータスレジスター
9. サポートされているモジュールおよびIP x
9.1. F-Tile Auto-Negotiation and Link Training For Ethernet Intel® FPGA IP 9.2. PTPタイルアダプター
9.1. F-Tile Auto-Negotiation and Link Training For Ethernet Intel® FPGA IP x
9.1.1. 概要 9.1.2. リリース情報 9.1.3. 機能の説明 9.1.4. パラメーター 9.1.5. クロックとリセット 9.1.6. レジスター
9.2. PTPタイルアダプター x
9.2.1. 概要 9.2.2. クロックポート、リセットポート、およびインターフェイス・ポート 9.2.3. PTP非対称遅延リコンフィグレーション・インターフェイス 9.2.4. PTPピアツーピア平均パス遅延リコンフィグレーション・インターフェイス
10. サポートされるツール x
10.1. F-Tile Channel Placement Tool 10.2. イーサネット・ツールキットの概要
10.2. イーサネット・ツールキットの概要 x
10.2.1. 機能
1. 概要
2. 利用開始にあたって
3. F-Tile Ethernet Intel® FPGA Hard IPのパラメーター
4. 機能の説明
5. クロック
6. リセット
7. インターフェイスの概要
8. コンフィグレーション・レジスター
9. サポートされているモジュールおよびIP
10. サポートされるツール
11. F-Tile Ethernet Intel® FPGA Hard IPユーザーガイドのアーカイブ
12. F-Tile Ethernet Intel® FPGA Hard IPユーザーガイド改訂履歴

7.13.1. イーサネット・リコンフィグレーション・インターフェイス

通常の動作時にF-Tile Ethernet Intel® FPGA Hard IPのイーサネット・コントロール・レジスターおよびステータスレジスターにアクセスするには、 Avalon®メモリーマップド・インターフェイスを使用します。このインターフェイスは、リンクステータスに関係なく応答します。また、リセット信号やソフトリセットなどにより (i_reconfig_reset 信号を除く) IPコアがリセット状態にある場合にも、インターフェイスは応答します。
注: Avalon®メモリーマップド・インターフェイスはワードでアドレス指定されます。アドレスは常に32ビット・ワードにアライメントします。このユーザーガイドで説明されているレジスターアクセスはすべて、バイトベースのアクセスです。各ワードアドレスをバイトアドレスに変換する必要があります。それには、右に2つシフト (4で除算) します。個々のバイトにアクセスするには、バイト・イネーブル信号を使用します。
表 56.  イーサネット・リコンフィグレーション・インターフェイスこのインターフェイスの信号では、i_reconfig_clk クロックを使用します。リセットは i_reconfig_reset 信号で行います。このクロックとリセットは、IPコアのすべてのリコンフィグレーション・インターフェイスに使用されます。
ポート名 幅 内容

i_reconfig_eth_addr[13:0]

14ビット

イーサネット・コントロール・レジスターおよびステータスレジスターのアドレスバス。

i_reconfig_eth_read

1ビット

イーサネット・コントロール・レジスターおよびステータスレジスターに向けた読み出し要求信号。

i_reconfig_eth_write

1ビット

イーサネット・コントロール・レジスターおよびステータスレジスターに向けた書き込み要求信号。

i_reconfig_eth_byteenable[3:0]

4ビット

イーサネット読み出しおよび書き込み要求信号のバイト・イネーブル。

o_reconfig_eth_readdata[31:0]

32ビット

イーサネット・コントロール・レジスターおよびステータスレジスターに対する読み出しの読み出しデータ。

o_reconfig_eth_readdata_valid

1ビット

イーサネット・コントロール・レジスターおよびステータスレジスターからの読み出しデータのValid。

i_reconfig_eth_writedata[31:0]

32ビット

イーサネット・コントロール・レジスターおよびステータスレジスターに向けた書き込みデータ。

o_reconfig_eth_waitrequest

1ビット

イーサネット・コントロール・レジスターおよびステータスレジスターにおける操作に対する Avalon®メモリーマップド・インターフェイス・ストール信号。

図 54. イーサネット・リコンフィグレーション・インターフェイスでの Avalon® Memory-Mappedインターフェイス書き込みの実行
上の図では、イーサネット・リコンフィグレーション Avalon®メモリーマップド・インターフェイスを使用するデータの書き込み方法を示しています。
  • 書き込み開始時に o_reconfig_eth_waitrequest がHighの場合は、書き込み要求 (i_reconfig_eth_write) を o_reconfig_eth_waitrequest がデアサートするまで保持する必要があります。

    A: o_reconfig_eth_waitrequest がデアサートしたら、次のサイクルで書き込みもデアサートします。

  • 書き込み開始時に o_reconfig_eth_waitrequest がLowの場合
    • B: o_reconfig_eth_waitrequest 信号は、同じクロックサイクルでアサートされます。
    • 書き込み要求は、o_reconfig_eth_waitrequest がデアサートするまで保持します。
    • C: o_reconfig_eth_waitrequest がデアサートした次のクロックサイクルで、書き込み要求 (i_reconfig_eth_write) はデアサートします。
  • 書き込み要求が完了するまでにかかる時間は変動します。
  • 読み出し要求と書き込み要求を同時に実行することはできません。
  • 複数のコンフィグレーション・ビットが同じアドレスにある場合は、リードモディファイライト動作を実行することで、目的のビットのみを変更し、同じ位置にある他のコンフィグレーションを変更しないようにします。
図 55. イーサネット・リコンフィグレーション・インターフェイスでの Avalon® Memory-Mappedインターフェイス読み出しの実行
上の図では、イーサネット・リコンフィグレーション Avalon®メモリーマップド・インターフェイスを使用するデータの読み出し方法を示しています。
    • A: 読み出し開始時に o_reconfig_eth_waitrequest がHighの場合は、読み出し要求 (i_reconfig_eth_read) を o_reconfig_eth_waitrequest がデアサートするまで保持する必要があります。

      要求している読み出しデータは、o_reconfig_eth_readdata_valid がHighのサイクルで読み出しポートで利用可能になります。

    • 読み出し開始時に o_reconfig_eth_waitrequest がLowの場合
      • B: o_reconfig_eth_waitrequest 信号は、読み出し要求 (i_reconfig_eth_read) と同じクロックサイクルでアサートされます。
      • C: 読み出し要求は、o_reconfig_eth_waitrequest がデアサートするまで保持します。

        要求している読み出しデータは、o_reconfig_eth_readdata_valid がHighのサイクルで利用可能になります。

  • 読み出し要求が完了するまでにかかる時間は変動します。
  • 読み出し要求と書き込み要求を同時に実行することはできません。
  • Avalon®メモリーマップド・インターフェイスでは、一度に1つの読み出し要求を処理します。
関連情報
レベル 2 の表題