F-Tile Ethernet Intel® FPGA Hard IPユーザーガイド

ID 683023
日付 7/08/2024
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ドキュメント目次

1.1. Fタイルのイーサネット・システムの概要

F-Tile Ethernet Intel® FPGA Hard IPコアと他のサポートIPを併用すると、さまざまなイーサネットFタイル・ソリューションを作成することができます。F-Tile Ethernet Intel® FPGA Hard IPでは、IPインスタンスにつき1つのポートをサポートすることに注意してください。

次の図は、可能なイーサネットFタイル・コンフィグレーションの1つを示しています。この図では、6つのF-Tile Ethernet Intel® FPGA Hard IPコアがインスタンス化されており、そのうち2つのインスタンスは100GE-4イーサネット・レートにコンフィグレーションされ、4つのインスタンスは25GE-1イーサネット・レートでコンフィグレーションされています。F-Tile Auto-Negotiation and Link Training for Ethernet Intel® FPGA IPが2つ生成され、指定されているそれぞれのイーサネット・レートをサポートします。PTPマルチプレクサー・ブロックにより、PTPの機能を実現します。F-Tile Reference and System PLL Clock Intel® FPGA IPを使用すると、クロックトポロジーを指定することができます。デザインでは、シリアル・クロック・ピンとリファレンス・クロック・ピンをデバイスの物理ピンに割り当てます。

図 1. Fタイルにおけるイーサネット・システムの全体的な概念

FタイルのアーキテクチャーとサポートされるハードIPトポロジーの詳細は、FタイルのアーキテクチャーとPMAおよびFEC Direct PHY IPのユーザーガイド を参照してください。