F-Tile Ethernet Intel® FPGA Hard IPユーザーガイド

ダウンロード PDF
ID 683023
日付 7/08/2024
Public
ドキュメント目次
ドキュメント目次 x
1. 概要 2. 利用開始にあたって 3. F-Tile Ethernet Intel® FPGA Hard IPのパラメーター 4. 機能の説明 5. クロック 6. リセット 7. インターフェイスの概要 8. コンフィグレーション・レジスター 9. サポートされているモジュールおよびIP 10. サポートされるツール 11. F-Tile Ethernet Intel® FPGA Hard IPユーザーガイドのアーカイブ 12. F-Tile Ethernet Intel® FPGA Hard IPユーザーガイド改訂履歴
1. 概要 x
1.1. Fタイルのイーサネット・システムの概要 1.2. F-Tile Ethernet Intel® FPGA Hard IPの概要
1.2. F-Tile Ethernet Intel® FPGA Hard IPの概要 x
1.2.1. デバイスファミリーのサポート 1.2.2. デバイスのスピードグレード・サポート 1.2.3. リソース使用率 1.2.4. ラウンドトリップ・レイテンシー 1.2.5. リリース情報
2. 利用開始にあたって x
2.1. F-Tile Ethernet Intel® FPGA Hard IPコアのインストールとライセンス 2.2. IPコアのパラメーターとオプションの指定 2.3. IPデザインのリファレンス・クロックおよびシステムPLLクロック 2.4. 生成されるファイルの構造 2.5. タイルファイルの生成 2.6. IPコアのテストベンチ
2.4. 生成されるファイルの構造 x
2.4.1. IP-XACTファイルの生成
4. 機能の説明 x
4.1. データパスの説明 4.2. F-Tile Ethernet Intel® FPGA Hard IP MAC 4.3. PCS、OTN、およびFlexEモード 4.4. 高精度時間プロトコル 4.5. オートネゴシエーションおよびリンク・トレーニング
4.2. F-Tile Ethernet Intel® FPGA Hard IP MAC x
4.2.1. MAC TXデータパス 4.2.2. MAC RXデータパス 4.2.3. PAUSEまたは優先フロー制御 (PFC) を使用する輻輳とフローの制御 4.2.4. リンク障害信号 4.2.5. イーサネット送信における順序
4.2.1. MAC TXデータパス x
4.2.1.1. TXプリアンブル、スタート、およびSFDの挿入 4.2.1.2. 送信元アドレスの挿入 4.2.1.3. Length/Typeフィールドの処理 4.2.1.4. フレームのパディング 4.2.1.5. フレーム・チェック・シーケンス (CRC-32) の挿入 4.2.1.6. パケット間ギャップの生成と挿入 4.2.1.7. TXパッキングロジック
4.2.2. MAC RXデータパス x
4.2.2.1. RXプリアンブル処理 4.2.2.2. RX厳密SFDチェック 4.2.2.3. RX FCSチェック 4.2.2.4. RXにおける不正な形式のパケットの処理 4.2.2.5. RXフレームからのPADバイトおよびFCSバイトの除去 4.2.2.6. RXのサイズ不足フレーム、サイズ超過フレーム、および長さエラーのあるフレーム 4.2.2.7. パケット間ギャップ
4.2.3. PAUSEまたは優先フロー制御 (PFC) を使用する輻輳とフローの制御 x
4.2.3.1. XOFFフレームの送信をトリガーする条件 4.2.3.2. XONフレームの送信をトリガーする条件 4.2.3.3. 一時停止のコントロールおよび生成インターフェイス 4.2.3.4. 一時停止コントロール・フレームのフィルタリング
4.3. PCS、OTN、およびFlexEモード x
4.3.1. PCSモード 4.3.2. OTNモード 4.3.3. FlexEモード
4.4. 高精度時間プロトコル x
4.4.1. 機能 4.4.2. PTPタイムスタンプ精度 4.4.3. PTPクライアント・フロー 4.4.4. FECなしのバリアントのRX仮想レーンオフセットの計算 4.4.5. 仮想レーンの順序とオフセット値 4.4.6. UI調整 4.4.7. リファレンス時間の間隔 4.4.8. UI測定における最小および最大リファレンス時間 (TAM) 間隔 (ハードウェア) 4.4.9. UI値とPMA遅延 4.4.10. Advancedタイムスタンプ精度モードにおけるルーティング遅延調整 4.4.11. Basicタイムスタンプ精度モードにおけるルーティング遅延調整
4.4.3. PTPクライアント・フロー x
4.4.3.1. PTP TXクライアント・フロー 4.4.3.2. PTP RXクライアント・フロー
4.4.6. UI調整 x
4.4.6.1. TX UI調整 4.4.6.2. RX UI調整
5. クロック x
5.1. 単一インスタンスの動作におけるクロック接続 5.2. 複数インスタンスの動作におけるクロック接続 5.3. MAC非同期FIFO動作におけるクロック接続 5.4. PTPを有効にする場合の同期および非同期動作におけるクロック接続 5.5. Synchronous Ethernet動作におけるクロック接続 5.6. カスタム拍
6. リセット x
6.1. リセット信号 6.2. リセットシーケンス
7. インターフェイスの概要 x
7.1. ステータス・インターフェイス 7.2. TX MAC Avalon STクライアント・インターフェイス 7.3. RX MAC Avalon STアライメント・クライアント・インターフェイス 7.4. TX MACセグメント化クライアント・インターフェイス 7.5. RX MACセグメント化クライアント・インターフェイス 7.6. MACフロー制御インターフェイス 7.7. PCSモードのTXインターフェイス 7.8. PCSモードのRXインターフェイス 7.9. FlexEおよびOTNモードのTXインターフェイス 7.10. FlexEおよびOTNモードのRXインターフェイス 7.11. カスタム・レート・インターフェイス 7.12. 32ビット・ソフトCWBINカウンター 7.13. リコンフィグレーション・インターフェイス 7.14. 高精度時間プロトコル・インターフェイス
7.2. TX MAC Avalon STクライアント・インターフェイス x
7.2.1. TX MAC Avalon STクライアント・インターフェイス (プリアンブル・パススルーを無効にしている場合) 7.2.2. TX MAC Avalon STクライアント・インターフェイス (プリアンブル・パススルーを有効にしている場合) 7.2.3. MAC Avalon ST skip_crc 信号による送信元アドレス、パディング、およびCRC挿入の制御 7.2.4. MAC Avalon ST i_tx_error 信号によるパケットの無効マーク
7.3. RX MAC Avalon STアライメント・クライアント・インターフェイス x
7.3.1. RX MAC Avalon STクライアント・インターフェイス (プリアンブル・パススルーを無効にしている場合) 7.3.2. RX MAC Avalon STクライアント・インターフェイス (パススルーおよびRX CRC転送を有効にしている場合) 7.3.3. RX MACアダプターの制限 7.3.4. RX MAC Avalon STクライアント・インターフェイスのステータス
7.4. TX MACセグメント化クライアント・インターフェイス x
7.4.1. TX MACセグメント化クライアント・インターフェイス (プリアンブル・パススルーを無効にしている場合) 7.4.2. TX MACセグメント化クライアント・インターフェイス (プリアンブル・パススルーを有効にしている場合) 7.4.3. セグメント化されているMACにおける skip_crc 信号による送信元アドレス、パディング、およびCRC挿入の制御 7.4.4. セグメント化されているMACにおける i_tx_mac_error によるパケットの無効マーク
7.5. RX MACセグメント化クライアント・インターフェイス x
7.5.1. RX MACセグメント化クライアント・インターフェイス (プリアンブル・パススルーを無効にしている場合) 7.5.2. RX MACセグメント化クライアント・インターフェイス (パススルーおよびRX CRC転送を有効にしている場合) 7.5.3. RX MACセグメント化クライアント・インターフェイスのステータスとエラー
7.13. リコンフィグレーション・インターフェイス x
7.13.1. イーサネット・リコンフィグレーション・インターフェイス 7.13.2. トランシーバー・リコンフィグレーション・インターフェイス
7.14. 高精度時間プロトコル・インターフェイス x
7.14.1. Time-of-Dayインターフェイス 7.14.2. TX 2ステップ・タイムスタンプ・インターフェイス 7.14.3. TX 1ステップ・タイムスタンプ・インターフェイス 7.14.4. RXタイムスタンプ・インターフェイス 7.14.5. PTPステータス・インターフェイス 7.14.6. PTPタイル・インターフェイス
7.14.3. TX 1ステップ・タイムスタンプ・インターフェイス x
7.14.3.1. 1ステップ動作のPTPフィールドオフセット
8. コンフィグレーション・レジスター x
8.1. イーサネット Avalon® Memory-Mappedインターフェイスのアドレス空間 8.2. トランシーバー Avalon® Memory-Mappedインターフェイスのアドレス空間
8.1. イーサネット Avalon® Memory-Mappedインターフェイスのアドレス空間 x
8.1.1. イーサネット・ハードIPコアのCSR 8.1.2. FECおよびトランシーバーのコントロール・レジスターとステータスレジスター
9. サポートされているモジュールおよびIP x
9.1. F-Tile Auto-Negotiation and Link Training For Ethernet Intel® FPGA IP 9.2. PTPタイルアダプター
9.1. F-Tile Auto-Negotiation and Link Training For Ethernet Intel® FPGA IP x
9.1.1. 概要 9.1.2. リリース情報 9.1.3. 機能の説明 9.1.4. パラメーター 9.1.5. クロックとリセット 9.1.6. レジスター
9.2. PTPタイルアダプター x
9.2.1. 概要 9.2.2. クロックポート、リセットポート、およびインターフェイス・ポート 9.2.3. PTP非対称遅延リコンフィグレーション・インターフェイス 9.2.4. PTPピアツーピア平均パス遅延リコンフィグレーション・インターフェイス
10. サポートされるツール x
10.1. F-Tile Channel Placement Tool 10.2. イーサネット・ツールキットの概要
10.2. イーサネット・ツールキットの概要 x
10.2.1. 機能
1. 概要
2. 利用開始にあたって
3. F-Tile Ethernet Intel® FPGA Hard IPのパラメーター
4. 機能の説明
5. クロック
6. リセット
7. インターフェイスの概要
8. コンフィグレーション・レジスター
9. サポートされているモジュールおよびIP
10. サポートされるツール
11. F-Tile Ethernet Intel® FPGA Hard IPユーザーガイドのアーカイブ
12. F-Tile Ethernet Intel® FPGA Hard IPユーザーガイド改訂履歴

7.9. FlexEおよびOTNモードのTXインターフェイス

F-Tile Ethernet Intel® FPGA Hard IP TXクライアント・インターフェイスのFlexEおよびOTNのバリエーションでは、PCS66インターフェイス・プロトコルを採用しています。

FlexEおよびOTNのバリエーションでは、アプリケーションで66bブロックをTX PCSに書き込むことができます。TX MACはバイパスされます。

  • FlexEモードおよび200GE/400GEのOTNモードでは、PCSのTXエンコーダーもバイパスされます。
  • 10GE/25GE/40GE/50GE/100GEのOTNモードでは、TXエンコーダーとスクランブラーの両方がバイパスされます。

送信方向において、クライアントはソースとして機能し、TX PCSはシンクとして機能します。

表 53.  PCS66 TXインターフェイスの信号すべてのインターフェイス信号でTXクロックを使用します。信号名は標準の Avalon® ストリーミング・インターフェイス信号です。

信号名

 幅

内容

i_tx_pcs66_d[1055:0]

i_tx_pcs66_d[527:0]

i_tx_pcs66_d[263:0]

i_tx_pcs66_d[131:0]

i_tx_pcs66_d[65:0]

1056ビット (400GE)

528ビット (200GE)

264ビット (100GE)

132ビット (40GE/50GE)

66ビット (10GE/25GE)

1ブロックに対するTX PCS 66bデータです。

  • FlexEモードでは、提供されるデータはスクランブルされます。
  • OTNモードでは、データはRS-FECまたはPMAに直接向かいます。

i_tx_pcs66_valid

1ビット アサートされている場合、TX PCS 66bデータが有効であることを示します。

TX PCS 66bのReady信号がアサートされている場合にアサートする必要があります。

o_tx_pcs66_ready

1ビット

TX PCS 66bのReady信号です。

アサートされている場合、PCSで新しいデータを受信する準備ができていることを示します。

i_tx_pcs66_am

各チャネルに1ビット アライメント・マーカー挿入ビット。

FlexE モードでは、この信号をアサートすると、PCSではTX PCSデータ信号で提供されるデータの代わりにアライメント・マーカーのギャップを許可します。アプリケーションはこのブロックをアライメント・マーカーとしてマークし、スクランブラーはそのデータを処理しません。

OTNモードでは、RS-FECでアライメント・マーカーの位置を認識する必要があります。

FECなしのOTNモードでは、i_tx_pcs66_am 信号はオプションです。Lowに結び付けることができます。FECありのイーサネット・モード (200GE/400GE) の場合、トランスコード・デコーダーで400GE PCSを使用してアライメント・マーカーを挿入および除去します。100GEの場合、PCSでアライメント・マーカーを挿入し、FECトランスコード・デコーダーを使用してそれを再マッピングします。このモードでは、FECは 100GE PCSとPMAの間のサブレイヤーとしてシミュレーションされます。したがって、100GEのアライメント・マーカーはFEC外に存在します。

注: Deterministic Latency Interface または Deterministic Latency Measurement パラメーターがオンになっている場合、25GEと10GEのバリアントでは同期パルスが提供されます。Deterministic Latency Measurement パラメーターをオンにしている場合は、内部モジュールでこの生成を処理します。
図 48. PCS66 TXインターフェイスでのデータ送信次の図は、PCS66 TXインターフェイスを使用して、FlexEおよびOTNモードで66bブロックをTX PCSに直接書き込む方法を示しています。

TXデータは66bブロックとして書き込まれます。ブロックは66bでエンコードされ、同期ヘッダービットが右端のビット位置 (ビット1および0) にあることが想定されています。

  • FlexEモードでは、PCSでブロックのスクランブルとストライプを行い送信します。
  • OTNモードでは、PCSではブロックのストライプのみを行い送信します。100GE未満の場合、PCS66シンボルはFEC TXに送信する前にスクランブルする必要があります。FEC RXでは対称性の理由からスクランブルを解除しません。200GEと400GEでは、PCS66シンボルはスクランブルされません。代わりに、スクランブルはトランスコードされた257bブロックにFEC TXで適用されます。対称性があるため、257bブロックはFEC RXで常にスクランブル解除されます。

i_tx_pcs66_valid は次の条件に準拠している必要があります。

  • Valid信号は、Ready信号がアサートされている場合にのみアサートします。また、Ready信号がデアサートされている場合にのみデアサートします。
  • この2つの信号の間隔は、1から6サイクルまでの固定レイテンシーになります。
  • Valid信号がデアサートしたら、i_tx_pcs66_d を一時停止する必要があります。

PCS66モードのTXインターフェイスのブロック順序は、TX PCSインターフェイスと同じです。ブロックはLSBからMSBで送信されます。インターフェイスから送信される最初のブロックは i_tx_pcs66_d[65:0] です。

PCS66モードのTXインターフェイスのビット順序は、TX PCSインターフェイスと同じです。ビットは最下位ビットから最上位ビットで送信されます。インターフェイスから送信される最初のビットは i_tx_pcs66_d[0] です。

図 49. アライメント・マーカーの挿入

PCS66 TXインターフェイスをFlexEモードに使用している場合、アライメント・マーカー挿入のタイミングをファブリックから制御することができます。同じ操作を単一レーンのバリアントでも行うことができますが、若干の違いがあります。

  • 40GE/50GE/100GE/200GE/400GEチャネル、およびRS-FECありの25GEチャネルの場合は、この信号によってアライメント・マーカーが挿入されます。
  • RS-FECなしの10GE/25GE チャネル、またはFirecodeの場合、この信号により、そのサイクルはPCSの処理で無効として扱われます (スクランブルに変更はありません)。

FlexEモードでは、アライメント・マーカー挿入のタイミングは非常に厳格です。イーサネット・リンクを中断することなくアライメント・マーカーを遅延することはできません。有効なサイクルを使用して、アライメント・マーカーをカウントします。i_tx_pcs66_valid がLowの場合、アライメント・マーカー・カウンターと入力をフリーズさせる必要があります。

OTNストリームには独自のアライメント・マーカーが含まれることが想定されています。FECありのOTNモードでは、i_tx_pcs66_am をアサートしてアライメント・マーカーの位置を示す必要があります。FECなしのOTNモードでは、i_tx_pcs66_am はオプションであり、この信号をLowに結び付けることができます。

FECモードでは、少なくとも2アライメント・マーカー期間が経過するまでTXデータパスのリセットは完全に終了しません。i_tx_pcs66_am の駆動は、適切な間隔で、o_tx_lanes_stable がHighになる前に開始する必要があります。この信号は、o_tx_pll_locked がHighになり、o_tx_pcs66_ready のトグルが開始したらすぐに駆動することができます。外部カスタム・レート・インターフェイスを有効にしている場合は、i_custom_cadence の駆動を開始する必要があります。詳細は、カスタム・レート・インターフェイス を参照してください。

関連情報
レベル 2 の表題