F-Tile Ethernet Intel® FPGA Hard IPユーザーガイド

ID 683023
日付 7/08/2024
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ドキュメント目次

9.1.3. 機能の説明

図 63. F-Tile Auto-Negotiation and Link Training Intel FPGA IPのブロック図

Nios® CPUサブシステムでは、AN/LTファームウェアを実行します。CSRブロックでは、クライアント・ロジックへのインターフェイスを提供します。

コンフィグレーション後にリセットが解除されると、AN/LT機能は自動で動作します。自動接続を想定どおりに行うには、FタイルAN/LT IPの anlt_link ポートをイーサネットIPに接続します。

FタイルAN/LT IPでは、コンフィグレーションに基づきオートネゴシエーションおよびリンク・トレーニング・フローを開始します。イーサネットIP機能は一時的に無効になります。AN/LTが完了すると、イーサネットIPはデータモードで再度有効になり、標準のイーサネット・ポートとして動作します。RXイーサネット・リンクがダウンし、LXタイマーが有効になっている場合にタイマーの期限に達すると、AN/LT IPでオートネゴシエーション・フローを再開することができます。RXリンクがダウンし、LFタイマーが無効になっている場合は、リンクはデータモードのままになります。

FタイルAN/LT IP CSRレジスターには任意のタイミングでアクセスし、そのAN/LT IPインスタンスに接続されているイーサネット・ポートのステータスの監視、コンフィグレーションの変更、フローの中断/再開を行うことができます。

AN/LTデザインでは、FGT PMAの内部および外部シリアル・ループバックをサポートします。ただし、FHT PMAでは、外部シリアル・ループバックのみをAN/LTデザインでネイティブにサポートします。FHT PMAでの内部シリアル・ループバックを正しく機能させるには、特定のTX EQ設定が必要です。内部シリアル・ループバックが有効になると、NIOSでその設定が行われます。内部シリアル・ループバックが無効になると、NIOSは元のTX EQ設定を復元します。よって、LT時に指定されるTX EQ設定は無効になります。AN/LTデザインで内部シリアル・ループバックをサポートするには、まずCSRレジスター設定を使用してAN/LTを無効にする必要があります。リンクがデータモードに強制されたら、内部シリアル・ループバックを有効にすることができます。リンクがすでにAN/LTを経てデータモードになっている場合は、内部シリアル・ループバックを有効にすることができます。

注: FタイルAN/LT IPでは、B0 FHTマルチレーン・デザインにおいてデフォルトでボンディングをサポートしています。非ボンディングFHTマルチレーン・デザインはサポートされません。