インテルのみ表示可能 — GUID: rtl1614790200913
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1.2. F-Tile Ethernet Intel® FPGA Hard IPの概要
F-Tile Ethernet Intel® FPGA Hard IPコアは、合成可能なソフトロジックとハード化されたIPコアブロックで構成されます。各F-Tile Ethernet Intel® FPGA Hard IPコアを構成する単一のイーサネット・ポートは、10GE、25GE、40GE、50GE、100GE、200GE、または400GEのデータレートにコンフィグレーション可能です。
F-Tile Ethernet Intel® FPGA Hard IPは、マルチポート・コンフィグレーションをサポートしません。マルチポート・コンフィグレーションを行うには、複数のIPインスタンスをインスタンス化します。
次のIPコアのブロック図では、重要なブロックと接続を示しています。同じ実装が、サポートされているすべてのデータレートIPオプションに適用されます。
TX/RX MACアダプターには、10GE/25GE/40GE/50GE/100GEポートに向けたオプションのMAC Avalon STインターフェイスがあります。また、非同期インターフェイスも提供することができ、複数のセグメントを幅の広いMAC Avalon STデータパスに変換します。MAC Avalon STクライアント・インターフェイスは、200GEおよび400GEポートでは使用できません。
FタイルからFPGAファブリックへの接続には、インテルの組み込みマルチダイ相互接続ブリッジ (EMIB) テクノロジーを使用します。EMIBデスキューブロックでは、メインFPGAダイとFタイル間のEMIBインターフェイスでスキューが発生した場合にそれを訂正します。通常、40GE/50GE/100GE/200GE/400GEポートでEMIBデスキューブロックにアクセスします。また、10GE/25GEポートでPTPを使用している場合も、このブロックにアクセスすることができます。
TX/RXデータパス (DP) マッピング機能により、イーサネットIP信号をEMIBデータパスにマッピングします。
PTPソフト・コンポーネント・ロジック・ブロックでは、PTPインターフェイスを有効にします。このブロックでは、Fタイル・タイムスタンプ・システムに必要なソフトロジック動作を実行して1588 PTPサポートに対応し、Time-of-Day (TOD) モジュールに接続します。
PCSインターフェイスとPCS66インターフェイスは、EMIBデスキューステージおよびDPマッピングステージを通過するパスをたどります。このインターフェイスではアダプターを使用しません。
オートネゴシエーションおよびリンク・トレーニング (AN/LT) ポートは、個別のF-Tile Auto-Negotiation and Link Training for Ethernet Intel® FPGA IPに接続します。有効にすると、このIPはステータスおよび制御情報を提供します。
リコンフィグレーション・ロジックとリセットロジックはそれぞれ、コアのリコンフィグレーション・インターフェイスとリセットロジックを実装します。
Avalon®メモリーマップド・インターフェイス (Avalon MM) アダプターはローのFタイル Avalon®メモリーマップド・インターフェイスと通信し、トランザクションにおける8ビットから32ビットへの変換を可能にします。
オプションのデバッグ・マスター・エンドポイントにより、GUIのオプションを使用してAvalon MMインターフェイスをインスタンス化し、トランシーバー・ツールキットおよびイーサネット・ツールキットのソフトウェア・ユーティリティーを有効にします。この機能は、今後のリリースで予定されています。
3ビット・ソフトCWBINカウンターはソフトIPで実装されます。このパラメーターはすべてのFECモードで有効にすることができます。このソフトロジックは、ハードIPの8ビットCWBin0-3レジスター (FタイルのFECブロック) を32ビット・ソフトロジック・レジスターに変換します。