F-Tile Ethernet Intel® FPGA Hard IPユーザーガイド

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ID 683023
日付 7/08/2024
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ドキュメント目次
ドキュメント目次 x
1. 概要 2. 利用開始にあたって 3. F-Tile Ethernet Intel® FPGA Hard IPのパラメーター 4. 機能の説明 5. クロック 6. リセット 7. インターフェイスの概要 8. コンフィグレーション・レジスター 9. サポートされているモジュールおよびIP 10. サポートされるツール 11. F-Tile Ethernet Intel® FPGA Hard IPユーザーガイドのアーカイブ 12. F-Tile Ethernet Intel® FPGA Hard IPユーザーガイド改訂履歴
1. 概要 x
1.1. Fタイルのイーサネット・システムの概要 1.2. F-Tile Ethernet Intel® FPGA Hard IPの概要
1.2. F-Tile Ethernet Intel® FPGA Hard IPの概要 x
1.2.1. デバイスファミリーのサポート 1.2.2. デバイスのスピードグレード・サポート 1.2.3. リソース使用率 1.2.4. ラウンドトリップ・レイテンシー 1.2.5. リリース情報
2. 利用開始にあたって x
2.1. F-Tile Ethernet Intel® FPGA Hard IPコアのインストールとライセンス 2.2. IPコアのパラメーターとオプションの指定 2.3. IPデザインのリファレンス・クロックおよびシステムPLLクロック 2.4. 生成されるファイルの構造 2.5. タイルファイルの生成 2.6. IPコアのテストベンチ
2.4. 生成されるファイルの構造 x
2.4.1. IP-XACTファイルの生成
4. 機能の説明 x
4.1. データパスの説明 4.2. F-Tile Ethernet Intel® FPGA Hard IP MAC 4.3. PCS、OTN、およびFlexEモード 4.4. 高精度時間プロトコル 4.5. オートネゴシエーションおよびリンク・トレーニング
4.2. F-Tile Ethernet Intel® FPGA Hard IP MAC x
4.2.1. MAC TXデータパス 4.2.2. MAC RXデータパス 4.2.3. PAUSEまたは優先フロー制御 (PFC) を使用する輻輳とフローの制御 4.2.4. リンク障害信号 4.2.5. イーサネット送信における順序
4.2.1. MAC TXデータパス x
4.2.1.1. TXプリアンブル、スタート、およびSFDの挿入 4.2.1.2. 送信元アドレスの挿入 4.2.1.3. Length/Typeフィールドの処理 4.2.1.4. フレームのパディング 4.2.1.5. フレーム・チェック・シーケンス (CRC-32) の挿入 4.2.1.6. パケット間ギャップの生成と挿入 4.2.1.7. TXパッキングロジック
4.2.2. MAC RXデータパス x
4.2.2.1. RXプリアンブル処理 4.2.2.2. RX厳密SFDチェック 4.2.2.3. RX FCSチェック 4.2.2.4. RXにおける不正な形式のパケットの処理 4.2.2.5. RXフレームからのPADバイトおよびFCSバイトの除去 4.2.2.6. RXのサイズ不足フレーム、サイズ超過フレーム、および長さエラーのあるフレーム 4.2.2.7. パケット間ギャップ
4.2.3. PAUSEまたは優先フロー制御 (PFC) を使用する輻輳とフローの制御 x
4.2.3.1. XOFFフレームの送信をトリガーする条件 4.2.3.2. XONフレームの送信をトリガーする条件 4.2.3.3. 一時停止のコントロールおよび生成インターフェイス 4.2.3.4. 一時停止コントロール・フレームのフィルタリング
4.3. PCS、OTN、およびFlexEモード x
4.3.1. PCSモード 4.3.2. OTNモード 4.3.3. FlexEモード
4.4. 高精度時間プロトコル x
4.4.1. 機能 4.4.2. PTPタイムスタンプ精度 4.4.3. PTPクライアント・フロー 4.4.4. FECなしのバリアントのRX仮想レーンオフセットの計算 4.4.5. 仮想レーンの順序とオフセット値 4.4.6. UI調整 4.4.7. リファレンス時間の間隔 4.4.8. UI測定における最小および最大リファレンス時間 (TAM) 間隔 (ハードウェア) 4.4.9. UI値とPMA遅延 4.4.10. Advancedタイムスタンプ精度モードにおけるルーティング遅延調整 4.4.11. Basicタイムスタンプ精度モードにおけるルーティング遅延調整
4.4.3. PTPクライアント・フロー x
4.4.3.1. PTP TXクライアント・フロー 4.4.3.2. PTP RXクライアント・フロー
4.4.6. UI調整 x
4.4.6.1. TX UI調整 4.4.6.2. RX UI調整
5. クロック x
5.1. 単一インスタンスの動作におけるクロック接続 5.2. 複数インスタンスの動作におけるクロック接続 5.3. MAC非同期FIFO動作におけるクロック接続 5.4. PTPを有効にする場合の同期および非同期動作におけるクロック接続 5.5. Synchronous Ethernet動作におけるクロック接続 5.6. カスタム拍
6. リセット x
6.1. リセット信号 6.2. リセットシーケンス
7. インターフェイスの概要 x
7.1. ステータス・インターフェイス 7.2. TX MAC Avalon STクライアント・インターフェイス 7.3. RX MAC Avalon STアライメント・クライアント・インターフェイス 7.4. TX MACセグメント化クライアント・インターフェイス 7.5. RX MACセグメント化クライアント・インターフェイス 7.6. MACフロー制御インターフェイス 7.7. PCSモードのTXインターフェイス 7.8. PCSモードのRXインターフェイス 7.9. FlexEおよびOTNモードのTXインターフェイス 7.10. FlexEおよびOTNモードのRXインターフェイス 7.11. カスタム・レート・インターフェイス 7.12. 32ビット・ソフトCWBINカウンター 7.13. リコンフィグレーション・インターフェイス 7.14. 高精度時間プロトコル・インターフェイス
7.2. TX MAC Avalon STクライアント・インターフェイス x
7.2.1. TX MAC Avalon STクライアント・インターフェイス (プリアンブル・パススルーを無効にしている場合) 7.2.2. TX MAC Avalon STクライアント・インターフェイス (プリアンブル・パススルーを有効にしている場合) 7.2.3. MAC Avalon ST skip_crc 信号による送信元アドレス、パディング、およびCRC挿入の制御 7.2.4. MAC Avalon ST i_tx_error 信号によるパケットの無効マーク
7.3. RX MAC Avalon STアライメント・クライアント・インターフェイス x
7.3.1. RX MAC Avalon STクライアント・インターフェイス (プリアンブル・パススルーを無効にしている場合) 7.3.2. RX MAC Avalon STクライアント・インターフェイス (パススルーおよびRX CRC転送を有効にしている場合) 7.3.3. RX MACアダプターの制限 7.3.4. RX MAC Avalon STクライアント・インターフェイスのステータス
7.4. TX MACセグメント化クライアント・インターフェイス x
7.4.1. TX MACセグメント化クライアント・インターフェイス (プリアンブル・パススルーを無効にしている場合) 7.4.2. TX MACセグメント化クライアント・インターフェイス (プリアンブル・パススルーを有効にしている場合) 7.4.3. セグメント化されているMACにおける skip_crc 信号による送信元アドレス、パディング、およびCRC挿入の制御 7.4.4. セグメント化されているMACにおける i_tx_mac_error によるパケットの無効マーク
7.5. RX MACセグメント化クライアント・インターフェイス x
7.5.1. RX MACセグメント化クライアント・インターフェイス (プリアンブル・パススルーを無効にしている場合) 7.5.2. RX MACセグメント化クライアント・インターフェイス (パススルーおよびRX CRC転送を有効にしている場合) 7.5.3. RX MACセグメント化クライアント・インターフェイスのステータスとエラー
7.13. リコンフィグレーション・インターフェイス x
7.13.1. イーサネット・リコンフィグレーション・インターフェイス 7.13.2. トランシーバー・リコンフィグレーション・インターフェイス
7.14. 高精度時間プロトコル・インターフェイス x
7.14.1. Time-of-Dayインターフェイス 7.14.2. TX 2ステップ・タイムスタンプ・インターフェイス 7.14.3. TX 1ステップ・タイムスタンプ・インターフェイス 7.14.4. RXタイムスタンプ・インターフェイス 7.14.5. PTPステータス・インターフェイス 7.14.6. PTPタイル・インターフェイス
7.14.3. TX 1ステップ・タイムスタンプ・インターフェイス x
7.14.3.1. 1ステップ動作のPTPフィールドオフセット
8. コンフィグレーション・レジスター x
8.1. イーサネット Avalon® Memory-Mappedインターフェイスのアドレス空間 8.2. トランシーバー Avalon® Memory-Mappedインターフェイスのアドレス空間
8.1. イーサネット Avalon® Memory-Mappedインターフェイスのアドレス空間 x
8.1.1. イーサネット・ハードIPコアのCSR 8.1.2. FECおよびトランシーバーのコントロール・レジスターとステータスレジスター
9. サポートされているモジュールおよびIP x
9.1. F-Tile Auto-Negotiation and Link Training For Ethernet Intel® FPGA IP 9.2. PTPタイルアダプター
9.1. F-Tile Auto-Negotiation and Link Training For Ethernet Intel® FPGA IP x
9.1.1. 概要 9.1.2. リリース情報 9.1.3. 機能の説明 9.1.4. パラメーター 9.1.5. クロックとリセット 9.1.6. レジスター
9.2. PTPタイルアダプター x
9.2.1. 概要 9.2.2. クロックポート、リセットポート、およびインターフェイス・ポート 9.2.3. PTP非対称遅延リコンフィグレーション・インターフェイス 9.2.4. PTPピアツーピア平均パス遅延リコンフィグレーション・インターフェイス
10. サポートされるツール x
10.1. F-Tile Channel Placement Tool 10.2. イーサネット・ツールキットの概要
10.2. イーサネット・ツールキットの概要 x
10.2.1. 機能
1. 概要
2. 利用開始にあたって
3. F-Tile Ethernet Intel® FPGA Hard IPのパラメーター
4. 機能の説明
5. クロック
6. リセット
7. インターフェイスの概要
8. コンフィグレーション・レジスター
9. サポートされているモジュールおよびIP
10. サポートされるツール
11. F-Tile Ethernet Intel® FPGA Hard IPユーザーガイドのアーカイブ
12. F-Tile Ethernet Intel® FPGA Hard IPユーザーガイド改訂履歴

9.1.4. パラメーター

F-Tile Auto-Negotiation and Link Training for Ethernet Intel® FPGA IPのパラメーター・エディターでパラメーターを設定し、IPのバリエーションをコンフィグレーションすることができます。

F-Tile Auto-Negotiation and Link Training for Ethernet Intel® FPGA IPのパラメーターには次のタブがあります。
  • AN/LT Options
  • AN Channel Map
  • Target Profile Settings
図 64.  F-Tile Auto-Negotiation and Link Training for Ethernet Intel® FPGA IPのパラメーター: IPタブ
注: Target Profile Settings タブは、F-Tile Auto-Negotiation and Link Training for Ethernet Intel® FPGA IP GUIの AN/LT Options タブで Enable Dynamic AN/LT オプションを選択している場合にのみ利用可能です。
表 71.   F-Tile Auto-Negotiation and Link Training for Ethernet Intel® FPGA IPのパラメーター: IPタブこの表では、無効なパラメーター値の組み合わせに関する情報は提供していません。競合する選択を行うと、パラメーター・エディターは System Messages ペインにエラーメッセージを生成します。

パラメーター

範囲

デフォルト設定

パラメーターの説明
モードの設定
Enable auto-negotiation on reset
  • On
  • Off
 On オートネゴシエーションを有効にします。
Enable link training on reset
  • On
  • Off
 On リンク・トレーニングを有効にします。
Enable ECC protection
  • On
  • Off
 Off Nios® IIメモリーの誤り訂正コード (ECC) を有効にします。

この機能を有効にするには、 Nios® IIライセンスを取得する必要があります。ライセンスの取得については、インテルの営業担当にお問い合わせください。

PMA type
  • FHT
  • FGT
 FGT

PMAのタイプ。

PMAのタイプを選択します。それぞれのPMAのデータレート範囲とコンプライアンス仕様は異なります。

選択するモードは、ベースIPで選択している PMA mode と一致している必要があります。

Ethernet mode
  • 10GE-1
  • 25GE-1
  • 40GE-4
  • 50GE-2
  • 50GE-1
  • 100GE-4
  • 100GE-2
  • 100GE-1
  • 200GE-8
  • 200GE-4
  • 200GE-2
  • 400GE-8
  • 400GE-4
 10GE-1

イーサネットのコンフィグレーション。

ポートで使用する物理レーン数全体のポート帯域幅を指定します。

用語XGbE-Yの内容は次のとおりです。
  • Xは、ポートの全体的な帯域幅です。
  • Yは、ポートで使用する物理レーン数です。

選択するモードは、ベースIPで選択している Ethernet mode と一致している必要があります。

KR or CR mode
  • KR mode
  • CR mode
 CR mode オートネゴシエーション時のオプションを選択します。
Number of ports 1-16 4 IPに接続しているベース・イーサネットIPポート数を選択します。
FEC mode
  • None
  • IEEE 802.3 BASE-R Firecode (CL74)
  • IEEE 802.3 RS(528,514) (CL91) or

    IEEE 802.3

    RS(544,514)

    (CL134)

  • Ethernet Technology Consortium RS(272, 258)
 None

各ポートのFECモードを選択します。

IPコアでは、次のFECタイプをサポートします。
  • IEEE 802.3 BASE-R Firecode (CL74) は、25GE-1でのみ使用可能です。

  • IEEE 802.3 RS(528,514) (CL91)

  • IEEE 802.3 RS(544,514) (CL134)

  • Ethernet Technology Consortium RS(272,258) は、RS(544,514) の低レイテンシー代替版です。
Link fail inhibit time 0-20000
  • 505 (NRZの場合)
  • 3150 (50G PAM4の場合)
  • 12350 (100G PAM4の場合)

オートネゴシエーションのリンク障害抑止タイムアウトをミリ秒単位で設定します。

デフォルト値
  • 505ms (NRZモードの場合)
  • 3150ms (50G PAM4モードの場合)
  • 12350ms (100G PAM4モードの場合)
Status clock frequency 100-250 100

オートネゴシエーションおよびリンク・トレーニングのステータスクロック周波数を選択します。

i_clk 入力の周波数に設定し、タイマーを正常に機能させる必要があります。

Enable ANLT Debug Endpoint for Ethernet Toolkit
  • On
  • Off
 Off 外部端子へのJTAGインターフェイスを有効にして、イーサネット・ツールキット (ETK) でAN/LTのコンフィグレーションおよびステータスレジスターにアクセスできるようにします。
Enable Fast Simulation
  • On
  • Off
 On

高速シミュレーションを有効にして、オートネゴシエーションとリンク・トレーニング機能、FHTまたはFGT機能をスキップします。さらに、AN/LTステータスレジスターを更新してAN/LTの完了を反映します。

注: Enable Dynamic AN/LT が有効になっている場合は、Enable Fast Simulationはサポートされません。
Enable Dynamic AN/LT
  • On
  • Off
 Off AN/LT IPのダイナミック・リコンフィグレーション機能を有効にします。ANLTポートに関連付けられているベース・イーサネットIPの二次プロファイルに基づき、設定の正しい組み合わせを使用していることを確認します。このパラメーターを選択すると、Target Profile Settings タブが有効になります。
注: 選択するEnable AN/LTは、AN/LTポートに関連付けられているベース・イーサネットIPの二次プロファイルによって異なります。

AN Channel Map

AN channel

AN channel location <n>

0-7

0
各イーサネット・ポートのANレーンデフォルト位置を選択します。<n> は0から (レーン数 - 1) の範囲の整数です。例えば、100GE-4の場合、AN channel location <n> パラメーターは0から3になります。
注:
  • Enable Dynamic AN/LT を設定している場合は、すべてのマルチレーン・デザインで AN_CHAN = 0のみがサポートされます。
  • 選択するANチャネルは、ボードのPMA物理チャネル接続と、AN/LTを有効にする目的の物理チャネルによって異なります。

このオプションは、シングルレーン (例: 10GE-1、25GE-1) では使用できません。
Target Profile Settings
注: ANLTポートに関連付けられているベース・イーサネットIPの二次プロファイルに基づき、設定の正しい組み合わせを使用していることを確認します。
Advertise Low Latency FEC Request
  • On
  • Off
 Off

override consortium low-latency FEC requestフィールド (レジスター0xCCのビット3) の値を設定します。
Advertise RS-FEC Request
  • On
  • Off
 Off override RS-FEC abilityフィールド (レジスター0xCCのビット10) の値に設定する必要があります。
Advertise RS-FEC Ability
  • On
  • Off
 Off override RS-FEC abilityフィールド (レジスター0xCCのビット8) の値を設定します。
Advertise BASER-FEC Request
  • On
  • Off
 Off override BASER-FEC requestフィールド (レジスター0xCCのビット11) の値を設定します。
Advertise BASER-FEC Ability
  • On
  • Off
 Off override BASER-FEC abilityフィールド(レジスター0xCCのビット9) の値を設定します。

Advertise Low Latency FEC Ability

LL FEC Ability for 50G BASE-CR1/KR1
  • On
  • Off
 Off override consortium low-latency FEC abilityフィールド (レジスター0xCCのビット4) の値を設定します。
LL FEC Ability for 100G BASE-CR2/KR2
  • On
  • Off
 Off override consortium low-latency FEC abilityフィールド (レジスター0xCCのビット5) の値を設定します。
LL FEC Ability for 200G BASE-CR4/KR4
  • On
  • Off
 Off override consortium low-latency FEC abilityフィールド (レジスター0xCCのビット6) の値を設定します。
Advertise IEEE Port Ability
10G BASE-KR(A2)
  • On
  • Off
 Off override IEEE port abilityフィールド (レジスター0xCCのビット12) の値を設定します。
40G BASE-KR4 (A3)
  • On
  • Off
 Off override IEEE port abilityフィールド (レジスター0xCCのビット13) の値を設定します。
40G BASE-CR4 (A4)
  • On
  • Off
 Off override IEEE port abilityフィールド (レジスター0xCCのビット14) の値を設定します。
100G BASE-KR4(A7)
  • On
  • Off
 Off override IEEE port abilityフィールド (レジスター0xCCのビット15) の値を設定します。
100G BASE-CR4(A8)
  • On
  • Off
 Off override IEEE port abilityフィールド (レジスター0xCCのビット16) の値を設定します。
25G BASE-KR-S/CR-S/A9
  • On
  • Off
 Off override IEEE port abilityフィールド (レジスター0xCCのビット17) の値を設定します。
25G BASE-KR-CR-A10
  • On
  • Off
 Off override IEEE port abilityフィールド (レジスター0xCCのビット18) の値を設定します。
50G BASE-KR-CR(A13)
  • On
  • Off
 Off override IEEE port abilityフィールド (レジスター0xCCのビット19) の値を設定します。
100G BASE-KR2/CR2(A14)
  • On
  • Off
 Off override IEEE port abilityフィールド (レジスター0xCCのビット20) の値を設定します。
200G BASE-KR/CR4(A15)
  • On
  • Off
 Off override IEEE port abilityフィールド (レジスター0xCCのビット21) の値を設定します。
100G BASE-KR/CR(A16)
  • On
  • Off
 Off override IEEE port abilityフィールド (レジスター0xCCのビット22) の値を設定します。
200G BASE -KR2/CR2 (A17)
  • On
  • Off
 Off override IEEE port abilityフィールド (レジスター0xCCのビット23) の値を設定します。
400G BASE - KR4/CR4
  • On
  • Off
 Off override IEEE port abilityフィールド (レジスター0xCCのビット29) の値を設定します。
Advertise Consortium Port Ability
25G BASE-KR1 (D20)
  • On
  • Off
 Off override consortium port abilityフィールド (レジスター0xCCのビット24) の値を設定します。
25G BASE-CR1 (D21)
  • On
  • Off
 Off override consortium port abilityフィールド (レジスター0xCCのビット25) の値を設定します。
50 BASE-KR2 (D24)
  • On
  • Off
 Off override consortium port abilityフィールド (レジスター0xCCのビット26) の値を設定します。
50 BASE-CR2 (D25)
  • On
  • Off
 Off override consortium port abilityフィールド (レジスター0xCCのビット27) の値を設定します。
400G BASR-KR8/CR8 (D34)
  • On
  • Off
 Off override consortium port abilityフィールド (レジスター0xCCのビット28) の値を設定します。
レベル 2 の表題