F-Tile Ethernet Intel® FPGA Hard IPユーザーガイド

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ID 683023
日付 7/08/2024
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ドキュメント目次
ドキュメント目次 x
1. 概要 2. 利用開始にあたって 3. F-Tile Ethernet Intel® FPGA Hard IPのパラメーター 4. 機能の説明 5. クロック 6. リセット 7. インターフェイスの概要 8. コンフィグレーション・レジスター 9. サポートされているモジュールおよびIP 10. サポートされるツール 11. F-Tile Ethernet Intel® FPGA Hard IPユーザーガイドのアーカイブ 12. F-Tile Ethernet Intel® FPGA Hard IPユーザーガイド改訂履歴
1. 概要 x
1.1. Fタイルのイーサネット・システムの概要 1.2. F-Tile Ethernet Intel® FPGA Hard IPの概要
1.2. F-Tile Ethernet Intel® FPGA Hard IPの概要 x
1.2.1. デバイスファミリーのサポート 1.2.2. デバイスのスピードグレード・サポート 1.2.3. リソース使用率 1.2.4. ラウンドトリップ・レイテンシー 1.2.5. リリース情報
2. 利用開始にあたって x
2.1. F-Tile Ethernet Intel® FPGA Hard IPコアのインストールとライセンス 2.2. IPコアのパラメーターとオプションの指定 2.3. IPデザインのリファレンス・クロックおよびシステムPLLクロック 2.4. 生成されるファイルの構造 2.5. タイルファイルの生成 2.6. IPコアのテストベンチ
2.4. 生成されるファイルの構造 x
2.4.1. IP-XACTファイルの生成
4. 機能の説明 x
4.1. データパスの説明 4.2. F-Tile Ethernet Intel® FPGA Hard IP MAC 4.3. PCS、OTN、およびFlexEモード 4.4. 高精度時間プロトコル 4.5. オートネゴシエーションおよびリンク・トレーニング
4.2. F-Tile Ethernet Intel® FPGA Hard IP MAC x
4.2.1. MAC TXデータパス 4.2.2. MAC RXデータパス 4.2.3. PAUSEまたは優先フロー制御 (PFC) を使用する輻輳とフローの制御 4.2.4. リンク障害信号 4.2.5. イーサネット送信における順序
4.2.1. MAC TXデータパス x
4.2.1.1. TXプリアンブル、スタート、およびSFDの挿入 4.2.1.2. 送信元アドレスの挿入 4.2.1.3. Length/Typeフィールドの処理 4.2.1.4. フレームのパディング 4.2.1.5. フレーム・チェック・シーケンス (CRC-32) の挿入 4.2.1.6. パケット間ギャップの生成と挿入 4.2.1.7. TXパッキングロジック
4.2.2. MAC RXデータパス x
4.2.2.1. RXプリアンブル処理 4.2.2.2. RX厳密SFDチェック 4.2.2.3. RX FCSチェック 4.2.2.4. RXにおける不正な形式のパケットの処理 4.2.2.5. RXフレームからのPADバイトおよびFCSバイトの除去 4.2.2.6. RXのサイズ不足フレーム、サイズ超過フレーム、および長さエラーのあるフレーム 4.2.2.7. パケット間ギャップ
4.2.3. PAUSEまたは優先フロー制御 (PFC) を使用する輻輳とフローの制御 x
4.2.3.1. XOFFフレームの送信をトリガーする条件 4.2.3.2. XONフレームの送信をトリガーする条件 4.2.3.3. 一時停止のコントロールおよび生成インターフェイス 4.2.3.4. 一時停止コントロール・フレームのフィルタリング
4.3. PCS、OTN、およびFlexEモード x
4.3.1. PCSモード 4.3.2. OTNモード 4.3.3. FlexEモード
4.4. 高精度時間プロトコル x
4.4.1. 機能 4.4.2. PTPタイムスタンプ精度 4.4.3. PTPクライアント・フロー 4.4.4. FECなしのバリアントのRX仮想レーンオフセットの計算 4.4.5. 仮想レーンの順序とオフセット値 4.4.6. UI調整 4.4.7. リファレンス時間の間隔 4.4.8. UI測定における最小および最大リファレンス時間 (TAM) 間隔 (ハードウェア) 4.4.9. UI値とPMA遅延 4.4.10. Advancedタイムスタンプ精度モードにおけるルーティング遅延調整 4.4.11. Basicタイムスタンプ精度モードにおけるルーティング遅延調整
4.4.3. PTPクライアント・フロー x
4.4.3.1. PTP TXクライアント・フロー 4.4.3.2. PTP RXクライアント・フロー
4.4.6. UI調整 x
4.4.6.1. TX UI調整 4.4.6.2. RX UI調整
5. クロック x
5.1. 単一インスタンスの動作におけるクロック接続 5.2. 複数インスタンスの動作におけるクロック接続 5.3. MAC非同期FIFO動作におけるクロック接続 5.4. PTPを有効にする場合の同期および非同期動作におけるクロック接続 5.5. Synchronous Ethernet動作におけるクロック接続 5.6. カスタム拍
6. リセット x
6.1. リセット信号 6.2. リセットシーケンス
7. インターフェイスの概要 x
7.1. ステータス・インターフェイス 7.2. TX MAC Avalon STクライアント・インターフェイス 7.3. RX MAC Avalon STアライメント・クライアント・インターフェイス 7.4. TX MACセグメント化クライアント・インターフェイス 7.5. RX MACセグメント化クライアント・インターフェイス 7.6. MACフロー制御インターフェイス 7.7. PCSモードのTXインターフェイス 7.8. PCSモードのRXインターフェイス 7.9. FlexEおよびOTNモードのTXインターフェイス 7.10. FlexEおよびOTNモードのRXインターフェイス 7.11. カスタム・レート・インターフェイス 7.12. 32ビット・ソフトCWBINカウンター 7.13. リコンフィグレーション・インターフェイス 7.14. 高精度時間プロトコル・インターフェイス
7.2. TX MAC Avalon STクライアント・インターフェイス x
7.2.1. TX MAC Avalon STクライアント・インターフェイス (プリアンブル・パススルーを無効にしている場合) 7.2.2. TX MAC Avalon STクライアント・インターフェイス (プリアンブル・パススルーを有効にしている場合) 7.2.3. MAC Avalon ST skip_crc 信号による送信元アドレス、パディング、およびCRC挿入の制御 7.2.4. MAC Avalon ST i_tx_error 信号によるパケットの無効マーク
7.3. RX MAC Avalon STアライメント・クライアント・インターフェイス x
7.3.1. RX MAC Avalon STクライアント・インターフェイス (プリアンブル・パススルーを無効にしている場合) 7.3.2. RX MAC Avalon STクライアント・インターフェイス (パススルーおよびRX CRC転送を有効にしている場合) 7.3.3. RX MACアダプターの制限 7.3.4. RX MAC Avalon STクライアント・インターフェイスのステータス
7.4. TX MACセグメント化クライアント・インターフェイス x
7.4.1. TX MACセグメント化クライアント・インターフェイス (プリアンブル・パススルーを無効にしている場合) 7.4.2. TX MACセグメント化クライアント・インターフェイス (プリアンブル・パススルーを有効にしている場合) 7.4.3. セグメント化されているMACにおける skip_crc 信号による送信元アドレス、パディング、およびCRC挿入の制御 7.4.4. セグメント化されているMACにおける i_tx_mac_error によるパケットの無効マーク
7.5. RX MACセグメント化クライアント・インターフェイス x
7.5.1. RX MACセグメント化クライアント・インターフェイス (プリアンブル・パススルーを無効にしている場合) 7.5.2. RX MACセグメント化クライアント・インターフェイス (パススルーおよびRX CRC転送を有効にしている場合) 7.5.3. RX MACセグメント化クライアント・インターフェイスのステータスとエラー
7.13. リコンフィグレーション・インターフェイス x
7.13.1. イーサネット・リコンフィグレーション・インターフェイス 7.13.2. トランシーバー・リコンフィグレーション・インターフェイス
7.14. 高精度時間プロトコル・インターフェイス x
7.14.1. Time-of-Dayインターフェイス 7.14.2. TX 2ステップ・タイムスタンプ・インターフェイス 7.14.3. TX 1ステップ・タイムスタンプ・インターフェイス 7.14.4. RXタイムスタンプ・インターフェイス 7.14.5. PTPステータス・インターフェイス 7.14.6. PTPタイル・インターフェイス
7.14.3. TX 1ステップ・タイムスタンプ・インターフェイス x
7.14.3.1. 1ステップ動作のPTPフィールドオフセット
8. コンフィグレーション・レジスター x
8.1. イーサネット Avalon® Memory-Mappedインターフェイスのアドレス空間 8.2. トランシーバー Avalon® Memory-Mappedインターフェイスのアドレス空間
8.1. イーサネット Avalon® Memory-Mappedインターフェイスのアドレス空間 x
8.1.1. イーサネット・ハードIPコアのCSR 8.1.2. FECおよびトランシーバーのコントロール・レジスターとステータスレジスター
9. サポートされているモジュールおよびIP x
9.1. F-Tile Auto-Negotiation and Link Training For Ethernet Intel® FPGA IP 9.2. PTPタイルアダプター
9.1. F-Tile Auto-Negotiation and Link Training For Ethernet Intel® FPGA IP x
9.1.1. 概要 9.1.2. リリース情報 9.1.3. 機能の説明 9.1.4. パラメーター 9.1.5. クロックとリセット 9.1.6. レジスター
9.2. PTPタイルアダプター x
9.2.1. 概要 9.2.2. クロックポート、リセットポート、およびインターフェイス・ポート 9.2.3. PTP非対称遅延リコンフィグレーション・インターフェイス 9.2.4. PTPピアツーピア平均パス遅延リコンフィグレーション・インターフェイス
10. サポートされるツール x
10.1. F-Tile Channel Placement Tool 10.2. イーサネット・ツールキットの概要
10.2. イーサネット・ツールキットの概要 x
10.2.1. 機能
1. 概要
2. 利用開始にあたって
3. F-Tile Ethernet Intel® FPGA Hard IPのパラメーター
4. 機能の説明
5. クロック
6. リセット
7. インターフェイスの概要
8. コンフィグレーション・レジスター
9. サポートされているモジュールおよびIP
10. サポートされるツール
11. F-Tile Ethernet Intel® FPGA Hard IPユーザーガイドのアーカイブ
12. F-Tile Ethernet Intel® FPGA Hard IPユーザーガイド改訂履歴

7.7. PCSモードのTXインターフェイス

F-Tile Ethernet Intel® FPGA Hard IP TXクライアント・インターフェイスのPCSバリエーションでは、Media Independent Interface (MII) プロトコルを採用しています。

送信方向において、クライアントはソースとして機能し、TX PCSはシンクとして機能します。

表 49.  MII TXクライアント・インターフェイスの信号すべてのインターフェイス信号でTXクロックを使用します。信号名は標準の Avalon® ストリーミング・インターフェイス信号です。

信号名

 幅

内容

i_tx_mii_d[1023:0]

i_tx_mii_d[511:0]

i_tx_mii_d[255:0]

i_tx_mii_d[127:0]

i_tx_mii_d[63:0]

1024ビット (400GE)

512ビット (200GE)

256ビット (100GE)

128ビット (40GE/50GE)

64ビット (10GE/25GE)

TX MIIデータ。データはMIIエンコーディングにする必要があります。i_tx_mii_d[7:0] では、IPコアがイーサネット・リンクで送信する最初のバイトを保持します。i_tx_mii_d[0] では、IPコアがイーサネット・リンクで送信する最初のビットを保持します。

TX MII Valid信号の値が0、またはアライメント・マーカー挿入ビット信号の値が1の期間とさらに1クロックサイクルの間、この信号の値を安定して保つ必要があります。この動作は信号値のフリーズと呼ばれます。

i_tx_mii_c[127:0]

i_tx_mii_c[63:0]

i_tx_mii_c[31:0]

i_tx_mii_c[15:0]

i_tx_mii_c[7:0]

128ビット (400GE)

64ビット (200GE)

32ビット (100GE)

16ビット (40GE/50GE)

8ビット (10GE/25GE)

 TX MII制御ビット。各ビットは、TX MIIデータ信号の1バイトに対応します。例えば、i_tx_mii_c[0] は i_tx_mii_d[7:0] に対応し、i_tx_mii_c[1] は i_tx_mii_d[15:8] に対応します (以降も同様)。

ビットの値が1の場合、対応するデータバイトは制御バイトです。ビットの値が0の場合、対応するデータバイトはデータです。

i_tx_mii_valid

1ビット TX MIIデータ信号が有効であることを示します。

この信号は、IPコアでReady信号を立ち上げてから固定クロックサイクル数後にアサートし、IPコアでReady信号をデアサートしてから同じクロックサイクル数後にデアサートする必要があります。このクロックサイクル数は1から6の範囲になります。

o_tx_mii_ready

1ビット PCSで新しいデータを受信する準備ができていることを示します。

i_tx_mii_am

1ビット アライメント・マーカー挿入ビット。
図 44. PCSモードのTXインターフェイスでのデータ送信

上の図は、パケットをPCSモードのTXインターフェイスに直接書き込む方法を示しています。

  • パケットの書き込みにはMIIを使用します。
    • i_tx_mii_d の各バイトには対応するビットが i_tx_mii_c にあり、それによってそのバイトが制御バイトかデータバイトかを示します。例えば、i_tx_mii_c[1] は i_tx_mii_d[15:8] の制御ビットです。
  • i_tx_mii_valid は、次の条件に準拠している必要があります。
    • Valid信号は、Ready信号がアサートされている場合にのみアサートします。また、Ready信号がデアサートされている場合にのみデアサートします。
    • この2つの信号の間隔は、1から6サイクルまでの固定レイテンシーになります。
    • Valid信号がデアサートしたら、i_tx_mii_d および i_tx_mii_c を一時停止する必要があります。
  • PCSモードのTXインターフェイスのバイト順序は、MAC Avalon® ストリーミング・インターフェイスのバイト順序と逆になります。バイトはLSBからMSBに流れます。インターフェイスから送信される最初のバイトは i_tx_mii_d[7:0] です。
  • PCSモードのTXインターフェイスのビット順序は、MACクライアントのビット順序と同じです。インターフェイスから送信される最初のビットは i_tx_mii_d[0] です。
注: PCSモードのTXインターフェイスはSOPアライメントではありません。MII形式の正当なパケット順序であればいずれも受け入れられます。
表 50.  PCSモードのTXインターフェイスへのプリアンブルを備えるパケット開始ブロックの書き込み
MIIデータ MIIコントロール イーサネット・パケット・バイト
i_tx_mii_d[7:0] 0xFB i_tx_mii_c[0] 1 パケットの開始
i_tx_mii_d[15:8] 0x55 i_tx_mii_c[1] 0 プリアンブル
i_tx_mii_d[23:16] 0x55 i_tx_mii_c[2] 0 プリアンブル
i_tx_mii_d[31:24] 0x55 i_tx_mii_c[3] 0 プリアンブル
i_tx_mii_d[39:32] 0x55 i_tx_mii_c[4] 0 プリアンブル
i_tx_mii_d[47:40] 0x55 i_tx_mii_c[5] 0 プリアンブル
i_tx_mii_d[55:48] 0x55 i_tx_mii_c[6] 0 プリアンブル
i_tx_mii_d[63:56] 0xD5 i_tx_mii_c[7] 0 SFD
図 45. アライメント・マーカーの挿入

ファブリックでは、アライメント・マーカー挿入のタイミングを制御します。イーサネット・リンクを中断することなくアライメント・マーカーを遅延することはできません。有効なサイクルを使用して、アライメント・マーカーをカウントします。i_tx_mii_valid がLowの場合は、アライメント・マーカー・カウンターと入力をフリーズさせる必要があります。

アライメント・マーカーのカウントには、有効なサイクルのみを使用します。i_tx_mii_valid がLowの場合は、アライメント・マーカー・カウンターと入力データをフリーズさせる必要があります。

i_tx_mii_am がHighに保たれるサイクル数は、インターフェイスのレートによって異なります。

  • 400GE: 2サイクル
  • 200GE: 2サイクル
  • 100GE: 5サイクル
  • 50GE-2 (RS-FECあり) またはIEEEの50GE-1: 2サイクル
  • 50GE-2 (RS-FECなし) または40GE: 2サイクル
  • 25GE (RS-FECあり): 4サイクル

am期間のサイクル数は、インターフェイスのレートや、シミュレーションかハードウェアかによって異なります。

  • シミュレーションでは一般的に、短いam期間をリンクの両側で使用してロックタイム時間の向上を目指します。
    • 400GE: 640
    • 200GE: 640
    • 100GE: 1280
    • 50GE-2 (RS-FECあり): 512
    • 50GE-2 (RS-FECなし) または50GE: 640
    • 40GE: 128
    • 25GE (RS-FECあり): 1280
  • ハードウェアの場合
    • 400GE: 40960
    • 200GE: 40960
    • 100GE: 81920
    • 50GE-2 (RS-FEC RS(272,258)) またはIEEEの50GE-1: 40960
    • 40GEまたは50GE-2 (RS-FECなし): 32768
    • 25GE (RS-FECあり): 81920

適切な動作を実現するには、MAC、PCS、およびオプションのFECをプログラムすることで、同じam期間を使用します。

FECモードでは、少なくとも2アライメント・マーカー期間が経過するまでTXデータパスのリセットは完全に終了しません。i_tx_mii_am の駆動は、適切な間隔で、o_tx_pll_lanes_stable がHighになる前に開始する必要があります。この信号は、o_tx_pll_locked がHighになり、o_tx_mii_ready のトグルが開始したらすぐに駆動することができます。外部カスタム・レート・インターフェイスを有効にしている場合は、i_custom_cadence の駆動を開始する必要があります。詳細は、カスタム・レート・インターフェイス を参照してください。

関連情報
レベル 2 の表題