インテルのみ表示可能 — GUID: nft1616100115835
Ixiasoft
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2.3. IPデザインのリファレンス・クロックおよびシステムPLLクロック
- FHT PMAのリファレンス・クロックをコンフィグレーション
- FHT共通PLLを有効にし、FHT共通PLLのリファレンス・クロックソースを選択します。
- FHTリファレンス・クロックソースの周波数を指定します。
- FGT PMAのリファレンス・クロックをコンフィグレーション
- FGTリファレンス・クロックを有効にし、リファレンス・クロック周波数を指定します。
- FGT CDR出力を指定します。
- システムPLLをコンフィグレーション
- システムPLLを有効にし、そのモードを指定します。
- システムPLLのリファレンス・クロックソースと周波数を指定します。
F-Tile Reference and System PLL Clocks Intel FPGA IPは、常にプロトコルベースのインテルFPGA IPに接続する必要があります。F-Tile Reference and System PLL Clocks Intel FPGA IPは、スタンドアロンIPとしてコンパイルやシミュレーションを行うことができません。F-Tile Reference and System PLL Clocks Intel FPGA IPコアのパラメーターとポートリストに関しては、FタイルのアーキテクチャーとPMAおよびFEC Direct PHY IPのユーザーガイド を参照してください。
- 単一のFタイル内における複数のインターフェイスの実装に必要なリファレンス・クロックすべて (FGT PMAには最大10、FHT PMAには最大2)
- 単一のFタイル内における複数のインターフェイスの実装に必要なFHT共通PLLすべて (最大2)。
- 単一のFタイル内における複数のインターフェイスの実装に必要なシステムPLLすべて (最大3)。
- 単一のFタイル内における複数のインターフェイスの実装に必要なシステムPLLのリファレンス・クロックすべて (最大8個、FGT PMAと共有)。
単一のFタイル内で複数のインターフェイスまたはプロトコルベースのIPコアを設計する場合、使用できるシステムPLLは3つだけです。例えば、1つのシステムPLLをPCIeに使用し、残りの2つをイーサネットおよびその他のプロトコルに使用することができます。ただし、他の使用例には、3つすべてをイーサネットやPMA Directデジタルブロック内のさまざまなインターフェイスに使用できるものもあります。システムPLLは3つしかないため、場合によってはラインレートが異なる複数のインターフェイスまたはプロトコルベースのIPコアでシステムPLLを共有する必要があります。システムPLLを共有する際は、ラインレートが最も高いインターフェイスによってシステムPLLの周波数が決まります。より低いラインレートのインターフェイスはオーバークロックする必要があります。詳細は、FタイルのアーキテクチャーとPMAおよびFEC Direct PHY IPのユーザーガイド を参照してください。