F-Tile Ethernet Intel® FPGA Hard IPユーザーガイド

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ID 683023
日付 7/08/2024
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ドキュメント目次
ドキュメント目次 x
1. 概要 2. 利用開始にあたって 3. F-Tile Ethernet Intel® FPGA Hard IPのパラメーター 4. 機能の説明 5. クロック 6. リセット 7. インターフェイスの概要 8. コンフィグレーション・レジスター 9. サポートされているモジュールおよびIP 10. サポートされるツール 11. F-Tile Ethernet Intel® FPGA Hard IPユーザーガイドのアーカイブ 12. F-Tile Ethernet Intel® FPGA Hard IPユーザーガイド改訂履歴
1. 概要 x
1.1. Fタイルのイーサネット・システムの概要 1.2. F-Tile Ethernet Intel® FPGA Hard IPの概要
1.2. F-Tile Ethernet Intel® FPGA Hard IPの概要 x
1.2.1. デバイスファミリーのサポート 1.2.2. デバイスのスピードグレード・サポート 1.2.3. リソース使用率 1.2.4. ラウンドトリップ・レイテンシー 1.2.5. リリース情報
2. 利用開始にあたって x
2.1. F-Tile Ethernet Intel® FPGA Hard IPコアのインストールとライセンス 2.2. IPコアのパラメーターとオプションの指定 2.3. IPデザインのリファレンス・クロックおよびシステムPLLクロック 2.4. 生成されるファイルの構造 2.5. タイルファイルの生成 2.6. IPコアのテストベンチ
2.4. 生成されるファイルの構造 x
2.4.1. IP-XACTファイルの生成
4. 機能の説明 x
4.1. データパスの説明 4.2. F-Tile Ethernet Intel® FPGA Hard IP MAC 4.3. PCS、OTN、およびFlexEモード 4.4. 高精度時間プロトコル 4.5. オートネゴシエーションおよびリンク・トレーニング
4.2. F-Tile Ethernet Intel® FPGA Hard IP MAC x
4.2.1. MAC TXデータパス 4.2.2. MAC RXデータパス 4.2.3. PAUSEまたは優先フロー制御 (PFC) を使用する輻輳とフローの制御 4.2.4. リンク障害信号 4.2.5. イーサネット送信における順序
4.2.1. MAC TXデータパス x
4.2.1.1. TXプリアンブル、スタート、およびSFDの挿入 4.2.1.2. 送信元アドレスの挿入 4.2.1.3. Length/Typeフィールドの処理 4.2.1.4. フレームのパディング 4.2.1.5. フレーム・チェック・シーケンス (CRC-32) の挿入 4.2.1.6. パケット間ギャップの生成と挿入 4.2.1.7. TXパッキングロジック
4.2.2. MAC RXデータパス x
4.2.2.1. RXプリアンブル処理 4.2.2.2. RX厳密SFDチェック 4.2.2.3. RX FCSチェック 4.2.2.4. RXにおける不正な形式のパケットの処理 4.2.2.5. RXフレームからのPADバイトおよびFCSバイトの除去 4.2.2.6. RXのサイズ不足フレーム、サイズ超過フレーム、および長さエラーのあるフレーム 4.2.2.7. パケット間ギャップ
4.2.3. PAUSEまたは優先フロー制御 (PFC) を使用する輻輳とフローの制御 x
4.2.3.1. XOFFフレームの送信をトリガーする条件 4.2.3.2. XONフレームの送信をトリガーする条件 4.2.3.3. 一時停止のコントロールおよび生成インターフェイス 4.2.3.4. 一時停止コントロール・フレームのフィルタリング
4.3. PCS、OTN、およびFlexEモード x
4.3.1. PCSモード 4.3.2. OTNモード 4.3.3. FlexEモード
4.4. 高精度時間プロトコル x
4.4.1. 機能 4.4.2. PTPタイムスタンプ精度 4.4.3. PTPクライアント・フロー 4.4.4. FECなしのバリアントのRX仮想レーンオフセットの計算 4.4.5. 仮想レーンの順序とオフセット値 4.4.6. UI調整 4.4.7. リファレンス時間の間隔 4.4.8. UI測定における最小および最大リファレンス時間 (TAM) 間隔 (ハードウェア) 4.4.9. UI値とPMA遅延 4.4.10. Advancedタイムスタンプ精度モードにおけるルーティング遅延調整 4.4.11. Basicタイムスタンプ精度モードにおけるルーティング遅延調整
4.4.3. PTPクライアント・フロー x
4.4.3.1. PTP TXクライアント・フロー 4.4.3.2. PTP RXクライアント・フロー
4.4.6. UI調整 x
4.4.6.1. TX UI調整 4.4.6.2. RX UI調整
5. クロック x
5.1. 単一インスタンスの動作におけるクロック接続 5.2. 複数インスタンスの動作におけるクロック接続 5.3. MAC非同期FIFO動作におけるクロック接続 5.4. PTPを有効にする場合の同期および非同期動作におけるクロック接続 5.5. Synchronous Ethernet動作におけるクロック接続 5.6. カスタム拍
6. リセット x
6.1. リセット信号 6.2. リセットシーケンス
7. インターフェイスの概要 x
7.1. ステータス・インターフェイス 7.2. TX MAC Avalon STクライアント・インターフェイス 7.3. RX MAC Avalon STアライメント・クライアント・インターフェイス 7.4. TX MACセグメント化クライアント・インターフェイス 7.5. RX MACセグメント化クライアント・インターフェイス 7.6. MACフロー制御インターフェイス 7.7. PCSモードのTXインターフェイス 7.8. PCSモードのRXインターフェイス 7.9. FlexEおよびOTNモードのTXインターフェイス 7.10. FlexEおよびOTNモードのRXインターフェイス 7.11. カスタム・レート・インターフェイス 7.12. 32ビット・ソフトCWBINカウンター 7.13. リコンフィグレーション・インターフェイス 7.14. 高精度時間プロトコル・インターフェイス
7.2. TX MAC Avalon STクライアント・インターフェイス x
7.2.1. TX MAC Avalon STクライアント・インターフェイス (プリアンブル・パススルーを無効にしている場合) 7.2.2. TX MAC Avalon STクライアント・インターフェイス (プリアンブル・パススルーを有効にしている場合) 7.2.3. MAC Avalon ST skip_crc 信号による送信元アドレス、パディング、およびCRC挿入の制御 7.2.4. MAC Avalon ST i_tx_error 信号によるパケットの無効マーク
7.3. RX MAC Avalon STアライメント・クライアント・インターフェイス x
7.3.1. RX MAC Avalon STクライアント・インターフェイス (プリアンブル・パススルーを無効にしている場合) 7.3.2. RX MAC Avalon STクライアント・インターフェイス (パススルーおよびRX CRC転送を有効にしている場合) 7.3.3. RX MACアダプターの制限 7.3.4. RX MAC Avalon STクライアント・インターフェイスのステータス
7.4. TX MACセグメント化クライアント・インターフェイス x
7.4.1. TX MACセグメント化クライアント・インターフェイス (プリアンブル・パススルーを無効にしている場合) 7.4.2. TX MACセグメント化クライアント・インターフェイス (プリアンブル・パススルーを有効にしている場合) 7.4.3. セグメント化されているMACにおける skip_crc 信号による送信元アドレス、パディング、およびCRC挿入の制御 7.4.4. セグメント化されているMACにおける i_tx_mac_error によるパケットの無効マーク
7.5. RX MACセグメント化クライアント・インターフェイス x
7.5.1. RX MACセグメント化クライアント・インターフェイス (プリアンブル・パススルーを無効にしている場合) 7.5.2. RX MACセグメント化クライアント・インターフェイス (パススルーおよびRX CRC転送を有効にしている場合) 7.5.3. RX MACセグメント化クライアント・インターフェイスのステータスとエラー
7.13. リコンフィグレーション・インターフェイス x
7.13.1. イーサネット・リコンフィグレーション・インターフェイス 7.13.2. トランシーバー・リコンフィグレーション・インターフェイス
7.14. 高精度時間プロトコル・インターフェイス x
7.14.1. Time-of-Dayインターフェイス 7.14.2. TX 2ステップ・タイムスタンプ・インターフェイス 7.14.3. TX 1ステップ・タイムスタンプ・インターフェイス 7.14.4. RXタイムスタンプ・インターフェイス 7.14.5. PTPステータス・インターフェイス 7.14.6. PTPタイル・インターフェイス
7.14.3. TX 1ステップ・タイムスタンプ・インターフェイス x
7.14.3.1. 1ステップ動作のPTPフィールドオフセット
8. コンフィグレーション・レジスター x
8.1. イーサネット Avalon® Memory-Mappedインターフェイスのアドレス空間 8.2. トランシーバー Avalon® Memory-Mappedインターフェイスのアドレス空間
8.1. イーサネット Avalon® Memory-Mappedインターフェイスのアドレス空間 x
8.1.1. イーサネット・ハードIPコアのCSR 8.1.2. FECおよびトランシーバーのコントロール・レジスターとステータスレジスター
9. サポートされているモジュールおよびIP x
9.1. F-Tile Auto-Negotiation and Link Training For Ethernet Intel® FPGA IP 9.2. PTPタイルアダプター
9.1. F-Tile Auto-Negotiation and Link Training For Ethernet Intel® FPGA IP x
9.1.1. 概要 9.1.2. リリース情報 9.1.3. 機能の説明 9.1.4. パラメーター 9.1.5. クロックとリセット 9.1.6. レジスター
9.2. PTPタイルアダプター x
9.2.1. 概要 9.2.2. クロックポート、リセットポート、およびインターフェイス・ポート 9.2.3. PTP非対称遅延リコンフィグレーション・インターフェイス 9.2.4. PTPピアツーピア平均パス遅延リコンフィグレーション・インターフェイス
10. サポートされるツール x
10.1. F-Tile Channel Placement Tool 10.2. イーサネット・ツールキットの概要
10.2. イーサネット・ツールキットの概要 x
10.2.1. 機能
1. 概要
2. 利用開始にあたって
3. F-Tile Ethernet Intel® FPGA Hard IPのパラメーター
4. 機能の説明
5. クロック
6. リセット
7. インターフェイスの概要
8. コンフィグレーション・レジスター
9. サポートされているモジュールおよびIP
10. サポートされるツール
11. F-Tile Ethernet Intel® FPGA Hard IPユーザーガイドのアーカイブ
12. F-Tile Ethernet Intel® FPGA Hard IPユーザーガイド改訂履歴

7.2. TX MAC Avalon STクライアント・インターフェイス

F-Tile Ethernet Intel® FPGA Hard IP TXクライアント・インターフェイスのMAC+PCSバリエーションでは、 Avalon® STプロトコルを採用しています。 Avalon® STプロトコルは同期ポイントツーポイント単方向インターフェイスで、データストリームの生産元 (ソース) とデータの消費先 (シンク) を接続します。このインターフェイスの主なプロパティーは次のとおりです。

  • パケット開始 (SOP) 信号およびパケット終了 (EOP) 信号でフレームの転送を区切ります。
  • SOPは常にMSBにする必要があります。これにより、着信データの解釈と処理を単純にします。
  • valid信号はソースからシンクへの信号を修飾します。
  • シンクでは、Ready信号を使用してソースにバックプレッシャーをかけます。ソースでは通常、シンクからのReady信号のデアサートに応答し、シンクでデータを受け入れることができるまで同じデータを駆動します。Ready latency では、Ready信号のアサートおよびデアサートと、データ転送が ready であるとみなされるサイクルの関係を定義します。

送信方向において、クライアントはソースとして機能し、TX MACはシンクとして機能します。

表 35.   Avalon® ストリーミングTXクライアント・インターフェイスの信号すべてのインターフェイス信号でTXクロックを使用します。信号名は標準の Avalon® ストリーミング・インターフェイス信号で、バリエーションを示すわずかな違いがあります。次に例を示します。

信号名

 幅

内容

i_tx_data[511:0]

i_tx_data[127:0]

i_tx_data[63:0]

512ビット (100GE)

128ビット (50GE/40GE)

64ビット (25GE/10GE)

 レートが10GE/25GE/40GE/50GE/100GEの場合のMACへの入力データです。ビット0はLSBです。
i_tx_valid 1ビット

アサートされている場合、TXデータ信号は有効です。この信号は、同じパケットのパケット開始信号のアサートからパケット終了信号のアサートまで、継続してアサートされている必要があります。
i_tx_startofpacket 1ビット

Start of Packet (SOP)

アサートされている場合、TXデータにはパケットの最初のクロックサイクルのデータがあることを示しています (パケットの開始)。パケットごとに1クロックサイクルのみアサートされます。

SOP信号のアサート時に、TXデータのMSBではパケットの開始を駆動しています。
i_tx_endofpacket 1ビット

End of Packet (EOP)

アサートされている場合、TXデータにはパケットの最後のクロックサイクルのデータがあることを示しています (パケットの終了)。パケットごとに1クロックサイクルのみアサートされます。

一部の正当なパケットでは、SOP信号とEOP信号が同じクロックサイクルでアサートされます。

i_tx_empty[5:0]

i_tx_empty[3:0]

i_tx_empty[2:0]

6ビット (100GE)

4ビット (50GE/40GE)

3ビット (10GE/25GE)

EOP信号アサート時に、TXデータの空のバイト数を示します。

o_tx_ready

1ビット

Ready信号は、MACが通常の動作モードでデータを受信する準備ができていることを示します。

i_tx_preamble[63:0]

64ビット

TXフレームのプリアンブル値を書き込みます。この信号は、i_tx_valid および i_tx_startofpacket 信号がアサートされている場合に有効です。

この信号は、パラメーター・エディターで40GE/50GEチャネルに Preamble Passthrough をオンにしている場合にのみ利用可能です。

i_tx_error

1ビット (EOP信号がアサートされている) EOPサイクルでアサートされると、IPコアに対して、エラーをパケットに挿入してイーサネット・リンクで送信するように指示しています。

i_tx_skip_crc

1ビット TX MACにおける現在のTX MACクライアント・インターフェイス・パケットの処理方法を指定します。この信号を使用して、特定のパケットに対するソースの挿入を一時的にオフにしたり、最小パケットサイズへのパディングやCRCを挿入するデフォルトの動作をオーバーライドします。

この信号のアサートは、TX MACに対して、CRCの挿入、パディングバイトの追加、送信元アドレスの挿入を行わないように指示するものです。この信号を使用して、TXデータ信号のデータにCRC、パディングバイト (該当する場合)、および正しい送信元アドレスが含まれていることを示すことができます。

この信号がアサートされず、送信元アドレスの挿入が有効になっている場合は、TX MACに対して、送信元アドレスをオーバーライドするように指示しています。MACでは新しい送信元アドレスを TXMAC_SADDR レジスターからコピーします。

この信号がアサートされていない場合は、送信元アドレスの挿入が有効か無効かにかかわらず、TX MACでは必要に応じてパディングバイトを挿入し、CRCをパケットに挿入します。

クライアントでは、パケットの期間においてこの信号で同じ値を維持する必要があります (SOP信号がアサートされるサイクルからEOP信号がアサートされるサイクルまで)

o_tx_serial[3:0]

4ビット 出力TXシリアル・トランシーバー信号で、ボードのTXシリアルピンがトランシーバーのRXシリアルピンにどのように接続しているかを示すことで、レーンの逆順に対応します。
図 35. TX MAC Avalon STクライアント・インターフェイスでのデータ送信

上の図は、TX MAC Avalon STクライアント・インターフェイスを使用するデータの送信方法を示しています。このインターフェイスは、 Avalon® ストリーミング・インターフェイス仕様に準拠しています。

  • データのvalid (i_tx_valid) はパケットの開始から終了までHighに保ち、パケット外ではLowにする必要があります。
  • パケットは常に、i_tx_data のバイトのMSBから開始します (SOPアライメント)。
  • Ready latency の設定には、パラメーター・エディターを使用します。
    • o_tx_ready がデアサートしたら、Ready latency サイクル後に、o_tx_ready がデアサートしているサイクル数と同じサイクルの間 i_tx_data を一時停止する必要があります。この例では、Ready latency は1です。したがって、o_tx_ready が1サイクルデアサートしている次のサイクルで、i_tx_data は1サイクルの間一時停止します。
  • フレーム終了時に、i_tx_empty は i_tx_data の未使用のバイト数に設定されます。LSB (バイト0) が先頭になります。
    • この例では、パケットの最後のサイクルの i_tx_data に空のバイトが3つあります。
    • 最後のサイクルの最小バイト数は1です。

セクションの内容
TX MAC Avalon STクライアント・インターフェイス (プリアンブル・パススルーを無効にしている場合)
TX MAC Avalon STクライアント・インターフェイス (プリアンブル・パススルーを有効にしている場合)
MAC Avalon ST skip_crc 信号による送信元アドレス、パディング、およびCRC挿入の制御
MAC Avalon ST i_tx_error 信号によるパケットの無効マーク

レベル 2 の表題