Quartus® Prime プロ・エディションのユーザーガイド: パーシャル・リコンフィグレーション

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ID 683834
日付 10/23/2024
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ドキュメント目次
ドキュメント目次 x
1. パーシャル・リコンフィグレーション・デザインの作成 2. パーシャル・リコンフィグレーション・ソリューション IP ユーザーガイド A. Quartus® Prime プロ・エディションのユーザーガイド
1. パーシャル・リコンフィグレーション・デザインの作成 x
階層型パーシャル・リコンフィグレーション スタティック・アップデート・パーシャル・リコンフィグレーション パーシャル・リコンフィグレーション・デザインのシミュレーション 1.1. このバージョンの新機能 1.2. パーシャル・リコンフィグレーション用語 1.3. パーシャル・リコンフィグレーション・プロセス・シーケンス 1.4. 内部ホストのパーシャル・リコンフィグレーション 1.5. 外部ホストのパーシャル・リコンフィグレーション 1.6. パーシャル・リコンフィグレーション・デザイン・フロー 1.7. パーシャル・リコンフィグレーション・デザインの考慮事項 1.8. 階層型パーシャル・リコンフィグレーション 1.9. パーシャル・リコンフィグレーション・デザインのタイミング解析 1.10. パーシャル・リコンフィグレーション・デザインのシミュレーション 1.11. パーシャル・リコンフィグレーション・デザインのデバッグ 1.12. パーシャル・リコンフィグレーション・セキュリティー ( Stratix® 10デザイン) 1.13. PRビットストリームの圧縮および暗号化 ( Arria® 10および Cyclone® 10 GXデザイン) 1.14. PRプログラミング・エラーの回避 1.15. PRデザインのバージョン互換コンパイル・データベースのエクスポート 1.16. パーシャル・リコンフィグレーション・デザインの作成の改訂履歴
1.6. パーシャル・リコンフィグレーション・デザイン・フロー x
1.6.1. ステップ 1 : パーシャル・リコンフィグレーションのリソースの特定 1.6.2. ステップ2 : デザイン・パーティションの作成 1.6.3. ステップ 3 : デザインのフロアプラン 1.6.4. ステップ4 : Partial Reconfiguration Controller Intel FPGA IPの追加 1.6.5. ステップ5 : ペルソナの定義 1.6.6. ステップ6 : ペルソナのリビジョンの作成 1.6.7. ステップ7 : ベースリビジョンのコンパイルと静的領域のエクスポート 1.6.8. ステップ8 : PR実装リビジョンのセットアップ 1.6.9. ステップ9 : FPGAデバイスのプログラミング
1.6.3. ステップ 3 : デザインのフロアプラン x
1.6.3.1. フロアプラン制約の段階的適用
1.6.4. ステップ4 : Partial Reconfiguration Controller Intel FPGA IPの追加 x
1.6.4.1. Partial Reconfiguration Controller Intel FPGA IPの追加 1.6.4.2. Partial Reconfiguration Controller Arria® 10/Cyclone 10 FPGA IPの追加
1.6.7. ステップ7 : ベースリビジョンのコンパイルと静的領域のエクスポート x
1.6.7.1. PR ロジック使用率レポートの理解
1.6.9. ステップ9 : FPGAデバイスのプログラミング x
1.6.9.1. PRビットストリーム・ファイルの生成 1.6.9.2. PRビットストリーム・ファイルの生成 1.6.9.3. パーシャル・リコンフィグレーション・ビットストリームの互換性チェック 1.6.9.4. ロウ・バイナリ・プログラミング・ファイル・バイト・シーケンスの送信例 1.6.9.5. 複数の .pmsfファイルをマージして1つの .pmsfファイルを生成する ( Arria® 10および Cyclone® 10 GXデザイン)
1.7. パーシャル・リコンフィグレーション・デザインの考慮事項 x
1.7.1. パーシャル・リコンフィグレーション・デザイン・ガイドライン 1.7.2. PRデザインにおけるタイミング・クロージャーのベストプラクティス 1.7.3. PRファイルの管理 1.7.4. PR領域の初期条件の評価 1.7.5. PR領域に対するラッパーロジックの作成 1.7.6. PR領域に対するフリーズロジックの作成 1.7.7. PR領域レジスターのリセット 1.7.8. PR領域でのグローバル信号の昇格 1.7.9. クロックおよびその他のグローバル配線のプランニング 1.7.10. オンチップメモリーのクロックイネーブルの実装
1.7.3. PRファイルの管理 x
1.7.3.1. 方法1 (推奨) ：各ペルソナに一意のエンティティーおよびファイル名を指定する 1.7.3.2. 方法 2: パラメーター化されたPRペルソナにQSF割り当てを設定する
1.7.8. PR領域でのグローバル信号の昇格 x
1.7.8.1. 行クロック領域境界の表示
1.7.10. オンチップメモリーのクロックイネーブルの実装 x
1.7.10.1. クロック・ゲーティング
1.8. 階層型パーシャル・リコンフィグレーション x
1.8.1. 異なるコンパイルからの親QDBファイルの使用
1.9. パーシャル・リコンフィグレーション・デザインのタイミング解析 x
1.9.1. 集約リビジョンでのタイミング解析の実行
1.10. パーシャル・リコンフィグレーション・デザインのシミュレーション x
1.10.1. パーシャル・リコンフィグレーション・シミュレーション・フロー 1.10.2. PRペルソナ置き換えのシミュレーション
1.10.2. PRペルソナ置き換えのシミュレーション x
1.10.2.1. altera_pr_persona_if モジュール 1.10.2.2. altera_pr_wrapper_mux_out モジュール 1.10.2.3. altera_pr_wrapper_mux_in モジュール
1.11. パーシャル・リコンフィグレーション・デザインのデバッグ x
1.11.1. Signal Tapロジック・アナライザーを使用したPRデザインのデバッグ 1.11.2. Intel Configuration Reset Release Endpoint to Debug Logic IPのインスタンス化
1.12. パーシャル・リコンフィグレーション・セキュリティー ( Stratix® 10デザイン) x
1.12.1. PRビットストリームのセキュリティー検証 ( Stratix® 10デザイン) 1.12.2. PRビットストリーム認証 ( Stratix® 10デザイン) 1.12.3. PRビットストリーム暗号化 ( Stratix® 10デザイン)
1.13. PRビットストリームの圧縮および暗号化 ( Arria® 10および Cyclone® 10 GXデザイン) x
1.13.1. 暗号化PRビットストリームの生成 (インテルArria 10または Cyclone® 10 GXデザイン) 1.13.2. ビットストリームの暗号化および圧縮のClock-to-Data比 （インテルArria 10または Cyclone® 10 GXデザイン) 1.13.3. データ圧縮の比較
1.15. PRデザインのバージョン互換コンパイル・データベースのエクスポート x
1.15.1. PRデザインのバージョン互換データベースのフロー 1.15.2. PRデザインのバージョン互換コンパイル・データベースの生成
2. パーシャル・リコンフィグレーション・ソリューション IP ユーザーガイド x
2.1. 内部および外部PRホスト・コンフィグレーション 2.2. Partial Reconfiguration Controller Intel FPGA IP 2.3. Partial Reconfiguration Controller Intel Arria® 10/Cyclone® 10 FPGA IP 2.4. Partial Reconfiguration External Configuration ControllerIntel FPGA IP 2.5. Partial Reconfiguration Region Controller Intel® FPGA IP 2.6. Avalon® Memory-Mapped Partial Reconfiguration Freeze Bridge IP 2.7. Avalon® Streaming Partial Reconfiguration Freeze Bridge IP 2.8. インテルFPGA IPの生成およびシミュレーション 2.9. Quartus® Prime プロ・エディション ユーザーガイド : パーシャル・リコンフィグレーションのアーカイブ 2.10. パーシャル・リコンフィグレーション・ソリューションIPユーザーガイド 改訂履歴
2.2. Partial Reconfiguration Controller Intel FPGA IP x
2.2.1. メモリーマップ 2.2.2. パラメーター 2.2.3. ポート 2.2.4. タイミング仕様 2.2.5. PRエラーの回復 2.2.6. セキュア・デバイス・マネージャー Firmware Error Reporting
2.2.5. PRエラーの回復 x
2.2.5.1. PR エラー回復のタイミング仕様
2.2.6. セキュア・デバイス・マネージャー Firmware Error Reporting x
2.2.6.1. SDM Firmware Error Reportingのタイミング仕様
2.3. Partial Reconfiguration Controller Intel Arria® 10/Cyclone® 10 FPGA IP x
2.3.1. エージェント・インターフェイス 2.3.2. リコンフィグレーション・シーケンス 2.3.3. 割り込みインターフェイス 2.3.4. パラメーター 2.3.5. ポート 2.3.6. タイミング仕様 2.3.7. PR制御ブロックおよびCRCブロックVerilog HDLの手動インスタンス化 2.3.8. PR制御ブロックおよびCRCブロックのVHDL手動インスタンス化 2.3.9. PR制御ブロック信号 2.3.10. インテルArria 10または Cyclone® 10 GXデザイン向け外部ホストのコンフィグレーション
2.3.4. パラメーター x
2.3.4.1. エラー検出CRCの要件
2.3.8. PR制御ブロックおよびCRCブロックのVHDL手動インスタンス化 x
2.3.8.1. PR制御ブロックおよびCRCブロックのVHDLコンポーネント宣言
2.3.9. PR制御ブロック信号 x
2.3.9.1. PR 制御ブロック信号のタイミング図
2.4. Partial Reconfiguration External Configuration ControllerIntel FPGA IP x
2.4.1. パラメーター 2.4.2. ポート 2.4.3. Partial Reconfiguration External ControllerIntel FPGA IPタイミング仕様 2.4.4. Agilex® 7、 Agilex™ 5、および Stratix® 10デザイン向け外部ホストのコンフィグレーション
2.5. Partial Reconfiguration Region Controller Intel® FPGA IP x
2.5.1. レジスター 2.5.2. パラメーター 2.5.3. ポート
2.6. Avalon® Memory-Mapped Partial Reconfiguration Freeze Bridge IP x
2.6.1. パラメーター 2.6.2. インターフェイス・ポート
2.7. Avalon® Streaming Partial Reconfiguration Freeze Bridge IP x
2.7.1. パラメーター 2.7.2. ポート
2.8. インテルFPGA IPの生成およびシミュレーション x
2.8.1. IPのパラメーターとオプションの指定 ( Quartus® Prime プロ・エディション) 2.8.2. Freeze Bridge更新スクリプトの実行 2.8.3. IPコアの生成された出力 (インテルQuartus Primeプロ・エディション) 2.8.4. Arria® 10および Cyclone® 10 GX PR制御ブロックのシミュレーション・モデル 2.8.5. PRペルソナ・シミュレーション・モデルの生成 2.8.6. セキュア・デバイス・マネージャーのパーシャル・リコンフィグレーション・シミュレーション・モデル
2.8.6. セキュア・デバイス・マネージャーのパーシャル・リコンフィグレーション・シミュレーション・モデル x
2.8.6.1. SDMの監視 2.8.6.2. 未知の出力およびペルソナのアクティベーションのシミュレーション 2.8.6.3. シミュレーションRBFに必要なワードシーケンス
1. パーシャル・リコンフィグレーション・デザインの作成
2. パーシャル・リコンフィグレーション・ソリューション IP ユーザーガイド
A. Quartus® Prime プロ・エディションのユーザーガイド

1. パーシャル・リコンフィグレーション・デザインの作成

更新対象:
インテル® Quartus® Prime デザインスイート 24.1
この翻訳版は参照用であり、翻訳版と英語版の内容に相違がある場合は、英語版が優先されるものとします。翻訳版は、資料によっては英語版の更新に対応していない場合があります。最新情報につきまし ては、必ず英語版の最新資料をご確認ください。
パーシャル・リコンフィグレーション (PR) では、FPGAの一部のダイナミック・リコンフィグレーションを行いながら、残りのFPGAデザインは引き続き機能させることができます。複数のペルソナをデザイン内の特定領域に対して定義できます。このとき、その領域以外のエリアの動作には影響を与えません。この手法が効果的なのは、システム内の複数の機能で同じFPGAデバイスのリソースを時分割で共有する場合です。PRにより、より複雑なFPGAシステムの実装が可能になります。

Quartus® Prime プロ・エディション開発ソフトウェアは、 Stratix® 10、 Agilex™ 7、 Agilex™ 5、 Arria® 10、および Cyclone® 10 GXデバイスファミリーの PR 機能をサポートします。

図 1. パーシャル・リコンフィグレーション・デザイン
パーシャル・リコンフィグレーションによって、次の利点がフラットデザインにもたらされます。
  • ランタイム・デザイン・リコンフィグレーションが可能です。
  • タイム・マルチプレクシングにより、デザインのスケーラビリティーが向上します。
  • ボードスペースを効率的に使用し、コストと消費電力を低減します。
  • デザインにおけるダイナミック・タイム・マルチプレクシング機能をサポートします。
  • より小さなビットストリームにより、初期のプログラミング時間を短縮します。
  • ライン・アップグレードによりシステム・ダウンタイムを削減します。
  • リモート・ハードウェアの変更が可能なため、システムのアップデートが容易です。
  • パーシャル・リコンフィグレーションのコンパイルフローを簡素化します。

階層型パーシャル・リコンフィグレーション

Quartus® Prime プロ・エディション開発ソフトウェアでは、階層型パーシャル・リコンフィグレーション (HPR) もサポートしています。複数の親および子のデザイン・パーティション、または複数レベルのパーティションが1つのデザイン内に含まれている場合です。HPRデザインでは、静的領域によって親PR領域をインスタンス化し、親PR領域によって子PR領域をインスタンス化します。同じPR領域の再プログラミングは、子および親のパーティションに対して可能です。階層型パーシャル・リコンフィグレーションを参照してください。

スタティック・アップデート・パーシャル・リコンフィグレーション

スタティック・アップデート・パーシャル・リコンフィグレーション (SUPR) を使用すると、特殊な静的領域の定義や変更が可能になります。このとき、すべてのペルソナを再コンパイルする必要はありません。この手法が役立つのは、リスク軽減のためにデザインの一部を変更する可能性があっても、それによりランタイム・リコンフィグレーションが必要にはならない場合です。SUPR パーティションのない PR では、静的領域への変更があった場合は、すべてのペルソナを再コンパイルしてください。SUPR 命令の詳細に関しては、Partial Reconfiguration Tutorials を参照してください。

パーシャル・リコンフィグレーション・デザインのシミュレーション

Quartus® Prime プロ・エディション開発ソフトウェアでは、シミュレーション・マルチプレクサーを使用した PR ペルソナ遷移のシミュレーションをサポートしています。シミュレーション・マルチプレクサを使用して、シミュレーション中に PR 領域内のロジックを駆動するペルソナを変更します。このシミュレーションでは、リコンフィグレーション可能なパーティションで生じる変化や中間効果を観察することができます。詳細に関しては、パーシャル・リコンフィグレーション・デザインのシミュレーション を参照してください。


セクションの内容
このバージョンの新機能
パーシャル・リコンフィグレーション用語
パーシャル・リコンフィグレーション・プロセス・シーケンス
内部ホストのパーシャル・リコンフィグレーション
外部ホストのパーシャル・リコンフィグレーション
パーシャル・リコンフィグレーション・デザイン・フロー
パーシャル・リコンフィグレーション・デザインの考慮事項
階層型パーシャル・リコンフィグレーション
パーシャル・リコンフィグレーション・デザインのタイミング解析
パーシャル・リコンフィグレーション・デザインのシミュレーション
パーシャル・リコンフィグレーション・デザインのデバッグ
パーシャル・リコンフィグレーション・セキュリティー ( Stratix 10デザイン)
PRビットストリームの圧縮および暗号化 ( Arria 10および Cyclone 10 GXデザイン)
PRプログラミング・エラーの回避
PRデザインのバージョン互換コンパイル・データベースのエクスポート
パーシャル・リコンフィグレーション・デザインの作成の改訂履歴

関連情報
レベル 2 の表題