6.6.6. クロックビデオ入力インターフェイス

DisplayPort Intel® FPGA IPユーザーガイド

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ID 683273

日付 10/16/2023

バージョン 23.3-20.0.1

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6.6.6. クロックビデオ入力インターフェイス

rxN_video_out インターフェイスはクロックビデオ入力 (CVI) とインターフェイスすることができます。CVI は、個別の同期モードを持つビデオ信号を受け入れます。このビデオ信号には、 datavalid、de、h_sync、v_sync、f、locked、および data があります。

DisplayPort rxN_video_out インターフェイスの信号には、rxN_vid_valid、rxN_vid_sol、rxN_vid_eol、rxN_vid_sof、rxN_vid_eof、rxN_vid_locked、および rxN_vid_data があります。

次の表は、CVI と DisplayPort のシンク信号の接続方法を説明しています。

注: この例では、インテル® Clocked Video Input IP を使用しています。

表 55. CVI 信号の DisplayPort シンクストリーム 0 信号への接続
CVI 信号	DisplayPort シンク信号	備考
`vid_data`	`rx_vid_data`	ビデオデータ
`vid_datavalid`	–	ビデオデータはオーバーサンプリングされないため、High に駆動します。
`vid_f`	`rx_vid_field`	ビデオデータはプログレッシブである、Low に駆動します。
`vid_locked`	`rx_vid_locked`	安定したストリームが存在する場合、コアはこの信号をアサートします。
`vid_de`	`rx_vid_valid`	行のアクティブな画像領域を示します。
`vid_h_sync`	`rx_vid_eol`	`rx_vid_eol` 信号は、 `vid_h_sync` パルスを (1 クロック分) 遅延させ、アクティブビデオ終了後の水平ブランキング期間に現れるように生成します (`rx_vid_valid` はデアサートされます)。
`vid_v_sync`	`rx_vid_eof`	`rx_vid_eof` 信号は、 `vid_v_sync` パルスを (1 クロック分) 遅延させ、アクティブビデオ終了後の水平ブランキング期間に現れるように生成します (`rx_vid_valid` はデアサートされます)。

Verilog HDL CVI — DisplayPort シンクの例

// CVI V-sync と H-sync は、eol 信号と eof 信号の遅延バージョンから派生します。

always @ (posedge clk_video)
begin
rx_vid_h_sync <= rx_vid_eol;
rx_vid_v_sync <= rx_vid_eof;
end

//datavalid は、 rx_vid_valid と水平ブランキング信号から派生します。

always @ (posedge clk_video)
begin
if (reset)
h_blanking <= 1’b0;
else
h_blanking <= rx_vid_eol? 1’b1 :
rx_vid_sol? 1’b0 :
h_blanking;
end
assign vid_datavalid = (|rx_vid_valid) | h_blanking;

assign vid_data = rx_vid_data;

assign vid_f = 1’b0;

assign vid_locked = rx_vid_locked;

assign vid_h_sync = rx_vid_h_sync;

assign vid_de = rx_vid_valid;

assign vid_v_sync = rx_vid_v_sync;

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