DisplayPort Intel® FPGA IPユーザーガイド

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ID 683273
日付 10/16/2023
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ドキュメント目次
ドキュメント目次 x
1. DisplayPort Intel® FPGA IP のクイック・リファレンス 2. この IP について 3. はじめに 4. DisplayPort Intel® FPGA IP ハードウェア・デザイン例 5. DisplayPort ソース 6. DisplayPort シンク 7. DisplayPort Intel® FPGA IP パラメーター 8. DisplayPort Intel® FPGA IP シミュレーション例 9. DisplayPort API リファレンス 10. DisplayPort ソース・レジスター・マップおよび DPCD ロケーション 11. DisplayPort シンク・レジスター・マップおよび DPCD ロケーション 12. DisplayPort Intel® FPGA IPユーザーガイド・アーカイブ 13. DisplayPort Intel® FPGA IP ユーザーガイド改訂履歴
1. DisplayPort Intel® FPGA IP のクイック・リファレンス x
1.1. DisplayPort の用語および頭字語
2. この IP について x
2.1. リリース情報 2.2. デバイスファミリーのサポート 2.3. IP コアの検証 2.4. パフォーマンスおよびリソース使用率
3. はじめに x
3.1. Intel® FPGA IP コアのインストールとライセンス 3.2. IP のパラメーターとオプションの指定 3.3. デザインのシミュレーション 3.4. フルデザインのコンパイルと FPGA のプログラミング 3.5. ビデオ帯域幅とリカバリー・ピクセル・クロック周波数の計算
3.1. Intel® FPGA IP コアのインストールとライセンス x
3.1.1. Intel® FPGA IP Evaluation Mode
3.3. デザインのシミュレーション x
3.3.1. ModelSim シミュレーターによるシミュレーション
4. DisplayPort Intel® FPGA IP ハードウェア・デザイン例 x
4.1. DisplayPort Intel® FPGA IPハードウェア・デザイン例 ( インテル® Arria® 10、 インテル® Cyclone® 10 GX、 インテル® Stratix® 10、 インテル® Agilex™ 7 Fタイルデバイス) 4.2. HDCP over DisplayPort デザイン例 ( インテル® Arria® 10および インテル® Stratix® 10デバイス) 4.3. Arria V、Cyclone V、Stratix Vデバイスの DisplayPort Intel® FPGA IP デザイン例
4.3. Arria V、Cyclone V、Stratix Vデバイスの DisplayPort Intel® FPGA IP デザイン例 x
4.3.1. クロック・リカバリー・コア 4.3.2. トランシーバーとクロッキング 4.3.3. 必要なハードウェア 4.3.4. デザインのウォークスルー 4.3.5. DisplayPort リンクト・レーニング・フロー 4.3.6. DisplayPort Post Link Training Adjust Request Flow (LQA) 4.3.7. DisplayPort Link Training AUX トランザクションの変換 4.3.8. DisplayPort MST ソース・ユーザー・アプリケーション
4.3.1. クロック・リカバリー・コア x
4.3.1.1. クロック・リカバリー・コアのパラメーター 4.3.1.2. クロック・リカバリー・インターフェイス
4.3.1.2. クロック・リカバリー・インターフェイス x
4.3.1.2.1. ビデオ入力ポート
4.3.4. デザインのウォークスルー x
4.3.4.1. ハードウェアのセットアップ 4.3.4.2. デザインファイルの作業ディレクトリーへのコピー 4.3.4.3. FPGA デザインのビルド 4.3.4.4. ソフトウェアのロードと実行 4.3.4.5. 結果の表示
5. DisplayPort ソース x
5.1. IP からトランシーバーへのパラレル・データ・インターフェイス幅 5.2. メイン・データパス 5.3. コントローラー・インターフェイス 5.4. サイドバンド・チャネル 5.5. ソース Embedded DisplayPort (eDP) サポート 5.6. HDCP 1.3 TX のアーキテクチャー 5.7. HDCP 2.3 TX のアーキテクチャー 5.8. ソース・インターフェイス 5.9. ソースのクロックツリー
5.2. メイン・データパス x
5.2.1. ビデオ・パケタイザー・パス 5.2.2. ビデオ・ジオメトリー測定パス 5.2.3. オーディオおよびセカンダリー・ストリーム・エンコーダー・パス 5.2.4. トレーニングおよびリンク・クオリティー・パターン・ジェネレーター
5.2.4. トレーニングおよびリンク・クオリティー・パターン・ジェネレーター x
5.2.4.1. DP1.4 (8B/10B チャネル・コーディング) 5.2.4.2. DP2.0 (128B/132B チャネル・コーディング)
5.8. ソース・インターフェイス x
5.8.1. コントローラー・インターフェイス 5.8.2. AUX インターフェイス 5.8.3. ビデオ・インターフェイス 5.8.4. TX トランシーバー・インターフェイス 5.8.5. トランシーバー・リコンフィグレーション・インターフェイス 5.8.6. トランシーバー・アナログ・リコンフィグレーション・インターフェイス 5.8.7. セカンダリー・ストリーム・インターフェイス 5.8.8. オーディオ・インターフェイス
5.8.3. ビデオ・インターフェイス x
5.8.3.1. ビデオ・インターフェイス (TX Video IM Enable = 0) 5.8.3.2. ビデオ・インターフェイス (TX Video IM Enable = 1) 5.8.3.3. ビデオ・インターフェイス (Enable Active Video Data Protocols = AXIS-VVP Full)
6. DisplayPort シンク x
6.1. トランシーバーから IP へのパラレル・データ・インターフェイス幅 6.2. シンク Embedded DisplayPort (eDP) サポート 6.3. シンク非 GPU モードサポート 6.4. HDCP 1.3 RX のアーキテクチャー 6.5. HDCP 2.3 RX のアーキテクチャー 6.6. シンク・インターフェイス 6.7. シンクのクロックツリー
6.6. シンク・インターフェイス x
6.6.1. コントローラー・インターフェイス 6.6.2. AUX インターフェイス 6.6.3. デバッグ・インターフェイス 6.6.4. ビデオ・インターフェイス 6.6.5. ビデオ・インターフェイス (Enable Active Video Data Protocols = AXIS-VVP Full) 6.6.6. クロックビデオ入力インターフェイス 6.6.7. RX トランシーバー・インターフェイス 6.6.8. トランシーバー・リコンフィグレーション・インターフェイス 6.6.9. セカンダリー・ストリーム・インターフェイス 6.6.10. オーディオ・インターフェイス 6.6.11. 非 GPU Mode EDID インターフェイス 6.6.12. MSA インターフェイス
6.6.2. AUX インターフェイス x
6.6.2.1. AUX デバッグ・インターフェイス 6.6.2.2. EDID インターフェイス
6.6.3. デバッグ・インターフェイス x
6.6.3.1. リンク・パラメーター・インターフェイス 6.6.3.2. ビデオ・ストリーム出力インターフェイス
7. DisplayPort Intel® FPGA IP パラメーター x
7.1. DisplayPort Intel® FPGA IP ソース・パラメーター 7.2. DisplayPort Intel® FPGA IP シンク・パラメーター
8. DisplayPort Intel® FPGA IP シミュレーション例 x
8.1. デザインのウォークスルー
8.1. デザインのウォークスルー x
8.1.1. シミュレーション・ファイルの作業ディレクトリーへのコピー 8.1.2. IP のシミュレーション・ファイルとスクリプトの生成、コンパイルおよびシミュレーションの実行 8.1.3. 結果の表示
9. DisplayPort API リファレンス x
9.1. ライブラリーの使用 9.2. btc_dprx_syslib API リファレンス 9.3. btc_dprx_aux_get_request 9.4. btc_dprx_aux_handler 9.5. btc_dprx_aux_post_reply 9.6. btc_dprx_baseaddr 9.7. btc_dprx_dpcd_gpu_access 9.8. btc_dprx_edid_set 9.9. btc_dprx_hpd_get 9.10. btc_dprx_hpd_pulse 9.11. btc_dprx_hpd_set 9.12. btc_dprx_lt_eyeq_init 9.13. btc_dprx_lt_force 9.14. btc_dprx_rtl_ver 9.15. btc_dprx_sw_ver 9.16. btc_dprx_syslib_add_rx 9.17. btc_dprx_syslib_info 9.18. btc_dprx_syslib_init 9.19. btc_dprx_syslib_monitor 9.20. btc_dprx_mst_link_addr_rep_set 9.21. btc_dprx_mst_conn_stat_notify_req 9.22. btc_dprx_mst_conn_stat_notify_rep 9.23. btc_dptx_syslib API リファレンス 9.24. btc_dptx_aux_i2c_read 9.25. btc_dptx_aux_i2c_write 9.26. btc_dptx_aux_read 9.27. btc_dptx_aux_write 9.28. btc_dptx_baseaddr 9.29. btc_dptx_edid_block_read 9.30. btc_dptx_edid_read 9.31. btc_dptx_fast_link_training 9.32. btc_dptx_hpd_change 9.33. btc_dptx_is_link_up 9.34. btc_dptx_link_bw 9.35. btc_dptx_link_training 9.36. btc_dptx_rtl_ver 9.37. btc_dptx_set_color_space 9.38. btc_dptx_sw_ver 9.39. btc_dptx_syslib_add_tx 9.40. btc_dptx_syslib_init 9.41. btc_dptx_syslib_monitor 9.42. btc_dptx_test_autom 9.43. btc_dptx_video_enable 9.44. btc_dptx_mst_allocate_payload_rep 9.45. btc_dptx_mst_allocate_payload_req 9.46. btc_dptx_mst_clear_payload_table_rep 9.47. btc_dptx_mst_clear_payload_table_req 9.48. btc_dptx_mst_conn_stat_notify_req 9.49. btc_dptx_mst_down_rep_irq 9.50. btc_dptx_mst_enable 9.51. btc_dptx_mst_enum_path_rep 9.52. btc_dptx_mst_enum_path_req 9.53. btc_dptx_mst_get_msg_transact_ver_rep 9.54. btc_dptx_mst_get_msg_transact_ver_req 9.55. btc_dptx_mst_link_address_rep 9.56. btc_dptx_mst_link_address_req 9.57. btc_dptx_mst_remote_dpcd_wr_rep 9.58. btc_dptx_mst_remote_dpcd_wr_req 9.59. btc_dptx_mst_remote_i2c_rd_rep 9.60. btc_dptx_mst_remote_i2c_rd_req 9.61. btc_dptx_mst_set_color_space 9.62. btc_dptx_mst_tavgts_set 9.63. btc_dptx_mst_up_req_irq 9.64. btc_dptx_mst_vcpid_set 9.65. btc_dptx_mst_vcptab_addvc 9.66. btc_dptx_mst_vcptab_clear 9.67. btc_dptx_mst_vcptab_delvc 9.68. btc_dptx_mst_vcptab_update 9.69. btc_dptxll_syslib API リファレンス 9.70. btc_dptxll_hpd_change 9.71. btc_dptxll_hpd_irq 9.72. btc_dptxll_mst_cmp_ports 9.73. btc_dptxll_mst_edid_read_rep 9.74. btc_dptxll_mst_edid_read_req 9.75. btc_dptxll_mst_get_device_ports 9.76. btc_dptxll_mst_set_csn_callback 9.77. btc_dptxll_mst_topology_discover 9.78. btc_dptxll_stream_allocate_rep 9.79. btc_dptxll_stream_allocate_req 9.80. btc_dptxll_stream_calc_VCP_size 9.81. btc_dptxll_stream_delete_rep 9.82. btc_dptxll_stream_delete_req 9.83. btc_dptxll_stream_get 9.84. btc_dptxll_stream_set_color_space 9.85. btc_dptxll_stream_set_pixel_rate 9.86. btc_dptxll_sw_ver 9.87. btc_dptxll_syslib_add_tx 9.88. btc_dptxll_syslib_init 9.89. btc_dptxll_syslib_monitor 9.90. btc_dpxx_syslib の追加の型 9.91. btc_dprx_syslib でサポートされる DPCD ロケーション
10. DisplayPort ソース・レジスター・マップおよび DPCD ロケーション x
10.1. ソース汎用レジスター 10.2. ソース MSA レジスター 10.3. ソースリンク PHY 制御とステータス 10.4. ソース・タイムスタンプ 10.5. ソース CRC レジスター 10.6. ソース・オーディオ・レジスター 10.7. ソース MST レジスター 10.8. ソース AUX 制御インターフェイス 10.9. ソースでサポートされる DPCD ロケーション 10.10. ソース AXI2CV レジスター
10.1. ソース汎用レジスター x
10.1.1. DPTX_TX_CONTROL 10.1.2. DPTX_TX_STATUS 10.1.3. DPTX_TX_VERSION
10.2. ソース MSA レジスター x
10.2.1. DPTX0_MSA_MVID 10.2.2. DPTX0_MSA_NVID 10.2.3. DPTX0_MSA_HTOTAL 10.2.4. DPTX0_MSA_VTOTAL 10.2.5. DPTX0_MSA_HSP 10.2.6. DPTX0_MSA_HSW 10.2.7. DPTX0_MSA_HSTART 10.2.8. DPTX0_MSA_VSTART 10.2.9. DPTX0_MSA_VSP 10.2.10. DPTX0_MSA_VSW 10.2.11. DPTX0_MSA_HWIDTH 10.2.12. DPTX0_MSA_VHEIGHT 10.2.13. DPTX0_MSA_MISC0 10.2.14. DPTX0_MSA_MISC1 10.2.15. DPTX0_MSA_COLOR 10.2.16. DPTX0_VBID
10.3. ソースリンク PHY 制御とステータス x
10.3.1. DPTX_PRE_VOLT0/DPTX_REG_TXFFE0 10.3.2. DPTX_PRE_VOLT1/DPTX_REG_TXFFE1 10.3.3. DPTX_PRE_VOLT2/DPTX_REG_TXFFE2 10.3.4. DPTX_PRE_VOLT3/DPTX_REG_TXFFE3 10.3.5. DPTX_RECONFIG 10.3.6. DPTX_TEST_80BIT_PATTERN1/DPTX_TEST_264BIT_PATTERN1 10.3.7. DPTX_TEST_80BIT_PATTERN2/DPTX_TEST_264BIT_PATTERN2 10.3.8. DPTX_TEST_80BIT_PATTERN3/DPTX_TEST_264BIT_PATTERN3 10.3.9. DPTX_TEST_264BIT_PATTERN4 10.3.10. DPTX_TEST_264BIT_PATTERN5 10.3.11. DPTX_TEST_264BIT_PATTERN6 10.3.12. DPTX_TEST_264BIT_PATTERN7 10.3.13. DPTX_TEST_264BIT_PATTERN8 10.3.14. DPTX_TEST_264BIT_PATTERN9
10.7. ソース MST レジスター x
10.7.1. DPTX_MST_VCPTAB0 10.7.2. DPTX_MST_VCPTAB1 10.7.3. DPTX_MST_VCPTAB2 10.7.4. DPTX_MST_VCPTAB3 10.7.5. DPTX_MST_VCPTAB4 10.7.6. DPTX_MST_VCPTAB5 10.7.7. DPTX_MST_VCPTAB6 10.7.8. DPTX_MST_VCPTAB7 10.7.9. DPTX_MST_TAVG_TS 10.7.10. DPTX_MST_ECF0 10.7.11. DPTX_MST_ECF1
10.8. ソース AUX 制御インターフェイス x
10.8.1. DPTX_AUX_CONTROL 10.8.2. DPTX_AUX_COMMAND 10.8.3. DPTX_AUX_BYTE0 10.8.4. DPTX_AUX_BYTE1 10.8.5. DPTX_AUX_BYTE2 10.8.6. DPTX_AUX_BYTE3 10.8.7. DPTX_AUX_BYTE4 10.8.8. DPTX_AUX_BYTE5 10.8.9. DPTX_AUX_BYTE6 10.8.10. DPTX_AUX_BYTE7 10.8.11. DPTX_AUX_BYTE8 10.8.12. DPTX_AUX_BYTE9 10.8.13. DPTX_AUX_BYTE10 10.8.14. DPTX_AUX_BYTE11 10.8.15. DPTX_AUX_BYTE12 10.8.16. DPTX_AUX_BYTE13 10.8.17. DPTX_AUX_BYTE14 10.8.18. DPTX_AUX_BYTE15 10.8.19. DPTX_AUX_BYTE16 10.8.20. DPTX_AUX_BYTE17 10.8.21. DPTX_AUX_BYTE18 10.8.22. DPTX_AUX_RESET
10.10. ソース AXI2CV レジスター x
10.10.1. ソース AXI2CV レジスターの概要 10.10.2. ソース AXI2CV レジスターの説明
10.10.2. ソース AXI2CV レジスターの説明 x
10.10.2.1. STATUS (0x50) 10.10.2.2. VIDEO_MODE_MATCH (0x51) 10.10.2.3. VIDEO_MODE_BANK_SELECT (0x53) 10.10.2.4. VIDEO_MODE_CONTROL (0x54) 10.10.2.5. VIDEO_MODE_SAMPLE_COUNT (0x55) 10.10.2.6. VIDEO_MODE_F0_LINE_COUNT (0x56) 10.10.2.7. VIDEO_MODE_F1_LINE_COUNT (0x57) 10.10.2.8. VIDEO_MODE_HORIZONTAL_FRONT_PORCH (0x58) 10.10.2.9. VIDEO_MODE_HORIZONTAL_SYNC_LENGTH (0x59) 10.10.2.10. VIDEO_MODE_HORIZONTAL_BLANKING (0x5A) 10.10.2.11. VIDEO_MODE_VERTICAL_FRONT_PORCH (0x5B) 10.10.2.12. VIDEO_MODE_VERTICAL_SYNC_LENGTH (0x5C) 10.10.2.13. VIDEO_MODE_VERTICAL_BLANKING (0x5D) 10.10.2.14. VIDEO_MODE_F0_VERTICAL_FRONT_PORCH (0x5E) 10.10.2.15. VIDEO_MODE_F0_VERTICAL_SYNC_LENGTH (0x5F) 10.10.2.16. VIDEO_MODE_F0_VERTICAL_BLANKING (0x60) 10.10.2.17. VIDEO_MODE_ACTIVE_PICTURE_LINE (0x61) 10.10.2.18. VIDEO_MODE_F0_VERTICAL_RISING (0x62) 10.10.2.19. VIDEO_MODE_FIELD_RISING (0x63) 10.10.2.20. VIDEO_MODE_FIELD_FALLING (0x64) 10.10.2.21. VIDEO_MODE_VALID (0x6D)
11. DisplayPort シンク・レジスター・マップおよび DPCD ロケーション x
11.1. シンク汎用レジスター 11.2. シンク・タイムスタンプ 11.3. シンク・ビット・エラー・カウンター 11.4. FEC レジスター 11.5. 128B/132B リンク品質テスト・パターン・レジスター 11.6. シンク MSA レジスター 11.7. シンク・オーディオ・レジスター 11.8. シンク MST レジスター 11.9. シンク AUX コントローラー・インターフェイス 11.10. シンク CRC レジスター 11.11. シンクでサポートされる DPCD ロケーション 11.12. シンク CV2AXI レジスター
11.1. シンク汎用レジスター x
11.1.1. DPRX_RX_CONTROL 11.1.2. DPRX_RX_STATUS 11.1.3. DPRX_BER_CONTROL 11.1.4. DPRX_BER_CNT0 11.1.5. DPRX_BER_CNT1
11.3. シンク・ビット・エラー・カウンター x
11.3.1. DPRX_BER_CNTI0 11.3.2. DPRX_BER_CNTI1
11.4. FEC レジスター x
11.4.1. DPRX_FEC_CONFIG 11.4.2. DPRX_FEC_ERROR_COUNT
11.5. 128B/132B リンク品質テスト・パターン・レジスター x
11.5.1. DPRX_BER_TEST_PATTERN
11.6. シンク MSA レジスター x
11.6.1. DPRX0_MSA_MVID 11.6.2. DPRX0_MSA_NVID 11.6.3. DPRX0_MSA_HTOTAL 11.6.4. DPRX0_MSA_VTOTAL 11.6.5. DPRX0_MSA_HSP 11.6.6. DPRX0_MSA_HSW 11.6.7. DPRX0_MSA_HSTART 11.6.8. DPRX0_MSA_VSTART 11.6.9. DPRX0_MSA_VSP 11.6.10. DPRX0_MSA_VSW 11.6.11. DPRX0_MSA_HWIDTH 11.6.12. DPRX0_MSA_VHEIGHT 11.6.13. DPRX0_MSA_MISC0 11.6.14. DPRX0_MSA_MISC1 11.6.15. DPRX0_MSA_COLOR 11.6.16. DPRX0_VBID
11.7. シンク・オーディオ・レジスター x
11.7.1. DPRX0_AUD_MAUD 11.7.2. DPRX0_AUD_NAUD 11.7.3. DPRX0_AUD_AIF0 11.7.4. DPRX0_AUD_AIF1 11.7.5. DPRX0_AUD_AIF2 11.7.6. DPRX0_AUD_AIF3 11.7.7. DPRX0_AUD_AIF4
11.8. シンク MST レジスター x
11.8.1. DPRX_MST_VCPTAB0 11.8.2. DPRX_MST_VCPTAB1 11.8.3. DPRX_MST_VCPTAB2 11.8.4. DPRX_MST_VCPTAB3 11.8.5. DPRX_MST_VCPTAB4 11.8.6. DPRX_MST_VCPTAB5 11.8.7. DPRX_MST_VCPTAB6 11.8.8. DPRX_MST_VCPTAB7
11.9. シンク AUX コントローラー・インターフェイス x
11.9.1. DPRX_AUX_CONTROL 11.9.2. DPRX_AUX_STATUS 11.9.3. DPRX_AUX_COMMAND 11.9.4. DPRX_AUX_BYTE0 11.9.5. DPRX_AUX_BYTE1 11.9.6. DPRX_AUX_BYTE2 11.9.7. DPRX_AUX_BYTE3 11.9.8. DPRX_AUX_BYTE4 11.9.9. DPRX_AUX_BYTE5 11.9.10. DPRX_AUX_BYTE6 11.9.11. DPRX_AUX_BYTE7 11.9.12. DPRX_AUX_BYTE8 11.9.13. DPRX_AUX_BYTE9 11.9.14. DPRX_AUX_BYTE10 11.9.15. DPRX_AUX_BYTE11 11.9.16. DPRX_AUX_BYTE12 11.9.17. DPRX_AUX_BYTE13 11.9.18. DPRX_AUX_BYTE14 11.9.19. DPRX_AUX_BYTE15 11.9.20. DPRX_AUX_BYTE16 11.9.21. DPRX_AUX_BYTE17 11.9.22. DPRX_AUX_BYTE18 11.9.23. DPRX_AUX_I2C0 11.9.24. DPRX_AUX_I2C1 11.9.25. DPRX_AUX_RESET 11.9.26. DPRX_AUX_HPD
11.12. シンク CV2AXI レジスター x
11.12.1. シンク CV2AXI レジスターの概要 11.12.2. シンク CV2AXI レジスターの説明
11.12.2. シンク CV2AXI レジスターの説明 x
11.12.2.1. STATUS (0x50) 11.12.2.2. ACTIVE SAMPLE COUNT (0x52) 11.12.2.3. F0_ACTIVE_LINE_COUNT (0x53) 11.12.2.4. F1_ACTIVE_LINE_COUNT (0x54) 11.12.2.5. TOTAL_SAMPLE_COUNT (0x55) 11.12.2.6. F0_TOTAL_LINE_COUNT (0x56) 11.12.2.7. F1_TOTAL_LINE_COUNT (0x57) 11.12.2.8. COLOR_PATTERN (0x5C) 11.12.2.9. CONTROL (0x64)
1. DisplayPort Intel® FPGA IP のクイック・リファレンス
2. この IP について
3. はじめに
4. DisplayPort Intel® FPGA IP ハードウェア・デザイン例
5. DisplayPort ソース
6. DisplayPort シンク
7. DisplayPort Intel® FPGA IP パラメーター
8. DisplayPort Intel® FPGA IP シミュレーション例
9. DisplayPort API リファレンス
10. DisplayPort ソース・レジスター・マップおよび DPCD ロケーション
11. DisplayPort シンク・レジスター・マップおよび DPCD ロケーション
12. DisplayPort Intel® FPGA IPユーザーガイド・アーカイブ
13. DisplayPort Intel® FPGA IP ユーザーガイド改訂履歴

13. DisplayPort Intel® FPGA IP ユーザーガイド改訂履歴

ドキュメント・バージョン インテル® Quartus® Prime のバージョン IP バージョン 変更内容
2023.10.16 23.3 20.0.1
  • Displayport 1.4 の MISC1 レジスターに 3D Stereo のサポートを追加しました。
  • color_pattern (0x5c) レジスターを更新しました。
2023.04.18 23.1 20.0.1
  • 0x04 レジスターを更新し、表「HDCP 2.3 TX レジスターのマッピング」に 0x05 および 0x06 を追加しました。
  • 0x40 レジスターを更新し、表「HDCP 2.3 RX レジスターのマッピング」に 0x44 および 0x45 を追加しました。
  • インテル® Agilex™ 7 タイルデバイスに HDCP リソースデータを追加し、表「HDCP Resource Utilization」を更新しました。
  • 章「Source MST レジスター」に DPTX_MST_ECF0 と DPTX_MST_ECF1 を追加しました。
  • 製品ファミリー名を Intel Agilex 7 に更新しました。
2022.10.20 22.3 20.0.1
  • セクション「デバイスファミリーのサポート」を更新しました。表「DisplayPort Intel FPGA IP リソース使用率」を追加し、次の表を削除しました。
    • DisplayPort 1.4 Intel FPGA IP リソース使用率
    • DisplayPort 2.0 Intel FPGA IP リソース使用率
    • Intel Agilex FPGA IP リソース使用率
  • 「DisplayPort Source」の「TX トランシーバー・インターフェイス」 を更新し、次の図を追加しました。:
    • 40 ビット PMA 幅のトランスミッター・トランシーバー・パラレル・データへの DPTX IP パラレルデータのマッピング
    • 64 ビット PMA 幅のトランスミッター・トランシーバー・パラレル・データへの DPTX IP パラレルデータのマッピング
  • 「DisplayPort ソース」のセクション「Transceiver Reconfiguration Interfaceトランシーバー・リコンフィグレーション・インターフェイス」を更新し、表「各種デザイン・バリエーションのトランシーバー・リコンフィグレーション」を追加しました。
  • 「DisplayPort シンク」の「TX トランシーバー・インターフェイス」 を更新し、次の図を追加しました。
    • 40 ビット PMA 幅のレシーバー・トランシーバー・パラレル・データへの DPRX IP パラレルデータのマッピング
    • 64 ビット PMA 幅のレシーバー・トランシーバー・パラレル・データへの DPRX IP パラレルデータのマッピング
  • 「DisplayPort Sink」のセクション「トランシーバー・リコンフィグレーション・インターフェイス」を更新し、表「各種デザイン・バリエーションのトランシーバー・リコンフィグレーション」を追加しました。
2022.09.02 22.2 20.0.1 ドキュメント全体で、UHBR20 (20 Gbps) データレートのサポートに関する記述を追加しました。
2022.07.20 22.2 20.0.1 表「シンク・パラメーター」から Support audio data channel の注を削除しました。
  • Support MST パラメーターをオンにすると、IP はオーディオ・データ・チャネルをサポートしません。
2022.06.21 22.2 20.0.1 Verilog HDL CVI — DisplayPort シンクの例を更新しました。
2022.04.29 22.1 20.0.1
  • 表「DisplayPort Intel® FPGA IP クイック・リファレンス」を更新しました。
  • 図「DisplayPort ソース・トップレベルのブロック図」を更新しました。
  • 表「ビデオ・インターフェイス (TX AXIS ビデオ・インターフェイス)」を更新しました。
  • DisplayPort ソース および DisplayPort シンク にトピック「ビデオ・インターフェイス (Enable Active Video Data Protocols = AXIS-VVP Full)」を新しく追加しました。
  • 図「DisplayPort シンク・トップレベルのブロック図」を更新しました。
  • 表「ビデオ・インターフェイス (RX AXIS ビデオ・インターフェイス)」を更新しました。
  • 表「DisplayPort Intel FPGA IP ソース・パラメーター」を更新しました。
  • 表「DisplayPort Intel FPGA IP シンク・パラメーター」を更新しました。
  • 次のセクションを追加しました。
    • DisplayPort ソース CV2AXI レジスター
    • DisplayPort Source CV2AXI レジスターの説明
    • DisplayPort Source CV2AXI レジスターの概要
    • DisplayPort Sink CV2AXI レジスター
    • DisplayPort Sink CV2AXI レジスターの説明
    • DisplayPort Sink CV2AXI レジスターの概要
2022.01.24 21.4 20.0.0
  • インテル® Agilex™ 7をトピック「Device Family Support」に追加しました。
  • インテル® Stratix® 10 デバイスの DP2.0 へのサポートを追加しました。
    • トピック「 DisplayPort Intel® FPGA IPクイック・リファレンス」を更新しました。
    • トピック「DisplayPort の用語および頭字語」を更新しました。
    • トピック「この IP について」を更新しました。
    • トピック「リリース情報」を更新しました。
    • トピック「パフォーマンスおよびリソース使用率」に新しい DP2.0 の情報を追加しました。
    • トピック「メイン・データパス」に新しい DP2.0 の情報を追加しました。
    • トピック「トレーニングおよびリンク・クオリティー・パターン・ジェネレーター」に新しい DP2.0 の情報を追加しました。
    • トピック「TX トランシーバー・インターフェイス」に新しい DP2.0 の情報を追加しました。
    • トピック「RX トランシーバー・インターフェイス」に新しい DP2.0 の情報を追加しました。
    • トピック「セカンダリー・ストリーム・インターフェイス」に新しい DP2.0 の情報を追加しました。
  • 表「TX トランシーバー・インターフェイス」を更新しました。
  • トピック「ソースのクロックツリー」を更新しました。
  • 新しいトピック「ビデオ帯域幅とリカバリー・ピクセル・クロック周波数の計算」を追加しました。
  • DisplayPort ソース に新しいトピック「IP からトランシーバーへのパラレル・データ・インターフェイス幅」を追加しました。
  • DisplayPort シンク に新しいトピック「トランシーバーから IP へのパラレル・データ・インターフェイス幅」を追加しました。
  • 表「DisplayPort シンク・ケイパビリティー・レジスター」に新しいレジスターを追加しました。
  • 表「トランシーバー管理インターフェイス」に新しい注を追加しました。
  • 表「RX トランシーバー・インターフェイス」を更新しました。
  • 表「rxN_msa_conduit ポート信号」を更新しました。
  • トピック「シンクのクロックツリー」を更新しました。
  • 表「DisplayPort Intel® FPGA IP ソース・パラメーター」を更新しました。
  • 表「DisplayPort Intel® FPGA IP シンク・パラメーター」を更新しました。
  • 表「 btc_dptx_link_bw 」を更新しました。
  • トピック「ソース汎用レジスター」を更新しました。
  • トピック「シンク汎用レジスター」を更新しました。
2021.11.12 21.3 19.4.0
  • Support HDCP Key Management = 1 の表「HDCP リソース使用率」を更新しました。
  • Support HDCP Key Management の表「ソース・パラメーター」および「シンク・パラメーター」を更新しました。
2021.05.11 21.1 19.3.0
  • ソース・インターフェイス と シンク・インターフェイスの表「HDCP インターフェイス」を更新しました。
    • コンジット (Key) ポートタイプの Support HDCP Key Management の情報を追加しました。
    • Avalon Memory-Mapped ポートタイプを追加しました。
  • 表「DisplayPort Intel FPGA IP ソース・パラメーター」と「DisplayPort Intel FPGA IP シンク・パラメーター」を更新し、Support HDCP Key Management パラメーターを追加しました。
2021.01.20 20.2 19.3.0 セクション「DPTX_TX_CONTROL」を更新しました。
  • 表「DPTX_TX_CONTROL ビット」を更新し、ビット 3:0 の機能説明を追加しました。
2020.06.22 20.2 19.3.0
  • インテル® Stratix® 10 デバイスの HDCP 機能サポートを更新しました。
    注: 高帯域デジタル・コンテンツ・プロテクション (HDCP) 機能は、 インテル® Quartus® Primeプロ・エディション開発ソフトウェアには含まれていません。HDCP 機能を使用する場合は、インテルまでお問い合わせください (https://www.intel.com/content/www/us/en/broadcast/products/programmable/applications/connectivity-solutions.html)。
  • リソース使用率のセクションで、 インテル® Arria® 10 デバイスにおけるHDCPリソース使用率のデータを更新し、 インテル® Stratix® 10 デバイスに関するデータを追加しました。
  • HDCP 1.3 TX のアーキテクチャーおよびHDCP 1.3 RX のアーキテクチャーのセクションで、HDCP 1.3 Keyポートのアドレス情報を更新しました。
  • パラメーターのセクションで、Support HDCP 1.3 および Support HDCP 2.3 パラメーターの最大レーンサポート情報を編集しました。HDCP 機能でサポートされる最大レーン数は 4 です。
  • ソース・インターフェイスAのセクションで、tx_hdcp1_disable 信号および tx_hdcp2_disable 信号の情報を追加しました。
  • シンク・インターフェイスのセクションで、rx_hdcp1_disable 信号および rx_hdcp2_disable 信号の情報を追加しました。
2020.04.13 20.1 19.3.0
  • パフォーマンスのリソース使用率についての情報を更新し、 インテル® Cyclone® 10 GX デバイスのマルチストリーム・トランスポート (MST) データを追加しました。
  • DisplayPort シンクの非 GPU モードを説明するために次のセクションを新しく追加しました。
    • シンク非 GPU モードサポート
    • 非 GPU Mode EDID インターフェイス
  • HDCP Over DisplayPort デザイン例のセクションを削除しました。この情報は、DisplayPort インテル® Arria® 10 FPGA IP デザイン例のユーザーガイドに記載されています。
  • 次の API 関数を追加しました。
    • btc_dprx_mst_link_addr_rep_set
    • btc_dprx_mst_conn_stat_notify_req
    • btc_dprx_mst_conn_stat_notify_rep
2020.01.20 19.4 19.2.0
  • 高帯域デジタル・コンテンツ・プロテクション (HDCP) について新しいセクションを追加しました。この機能は、 インテル® Arria® 10 デバイスでのみ利用可能です。
  • DisplayPort Intel® FPGA IP ソース・パラメーターおよび DisplayPort Intel® FPGA IP シンク・パラメーターのセクションで、次の HDCP 関連のパラメーターに関する情報を追加しました。
    • Support HDCP 1.3
    • Support HDCP 2.3
  • ソース・インターフェイスおよびシンク・インターフェイスのセクションで、HDCP関連の信号に関する情報を追加しました。
  • 新しいデザイン例に関する情報を追加しました。このデザイン例では、 インテル® Quartus® Primeプロ・エディション開発ソフトウェアにおける インテル® Arria® 10 デバイスの HDCP 機能を示しています。
2019.04.01 19.1 19.1
  • インテル® Stratix® 10 L タイルデバイスのサポートを追加しました。 インテル® Stratix® 10 L タイルおよび H タイルデバイスのサポートはどちらも Final です。
  • セクション「デバイスファミリーのサポート」のデバイスファミリーごとの Adaptive Sync 機能についてのサポート一覧表を追加しました。この機能は、 インテル® Quartus® Primeプロ・エディション開発ソフトウェアでのみ利用可能です。
2019.01.21 18.1 18.1
  • インテル® Stratix® 10 デバイスへの暫定サポートを追加しました。
  • インテル® Cyclone® 10 GX において IP がマルチストリーム・トランスポート (MST) をサポートするという行を削除しました。現在のリリースでは、DisplayPort Intel® FPGA IP は インテル® Arria® 10 デバイスでのみ MST をサポートしています。
  • インテル® Stratix® 10 デバイスのデータおよび インテル® Arria® 10デバイスの SST TX クアッドおよび MST データを含めるようにパフォーマンス・リソース使用率の情報を編集しました。
  • Adaptive Sync 機能は、バージョン 18.1 以降で完全にサポートされています。
  • セクション「コア機能」を更新し、セカンダリー・ストリーム・データ・パケットを使用した HDR メタデータのサポートを追加しました。
  • セクション「セカンダリー・ストリーム・インターフェイス」を更新し、HDR データの転送に使用するセカンダリー・ストリーム・データ・パケットについての情報を追加しました。
  • btc_dptx_baseaddr 関数の情報を編集しました。ビットはベースアドレスで返され、0 でも 1 でもありません。
  • DisplayPort インテル® Stratix® 10 FPGA IP デザイン例ユーザーガイドへの参照リンクを追加しました。
2018.05.07 18.0 18.0
  • 標準化とブランド再構築の一環として、DisplayPort IP コアを DisplayPort Intel® FPGA IP に名称変更しました。
  • DisplayPort インテル® Cyclone® 10 GX FPGA IP デザイン例ユーザーガイドへの参照リンクを追加しました。
  • インテル® Cyclone® 10 GX デバイスへのサポートを advance から final に更新しました。
  • Arria V GZ を含めるようパフォーマンスのリソース使用率の情報を編集しました。
  • ストリーミング・データの方向を示すよう、図「一般的なセカンダリー・ストリーム・パケット・フロー」にビット 0 およびビット 127 を追加しました。
  • btc_dptx_set_color_space 関数の情報を編集し、欠落していたコードを追加しました。
  • DisplayPort post link training adjust request flow (LQA) の手順 2 の誤植を修正しました。オフセット 0x00101 bit[1] は正しくはオフセット 0x00101 bit[5] です。
  • トピック「btc_dptx_set_color_space」、「btc_dptx_set_color_space」、「btc_dptxll_stream_set_color_space」、「DPTX0_MSA_COLOR」、および「DPRX0_MSA_COLOR」に BT.2020 を含むすべての測色サポートに対しては VESA DisplayPort Standard version 1.4 の表 2–120 bit[3:0] を参照する注を追加しました。
  • btc_dptx_set_color_space、btc_dptx_mst_set_color_space、および btc_dptxll_stream_set_color_space 関数のビデオフォーマット情報を更新しました。フォーマットは、0 = RGB、1 = YCbCr 4:4:4、2 = YCbCr 4:2:2、3 = YCbCr 4:2:0 です。
  • 次の API 関数の誤植を修正しました。
    • btc_dptx_mst_conn_stat_notify_req
    • btc_dptx_mst_link_address_req
    • btc_dptx_mst_remote_dpcd_wr_req
    • btc_dptx_mst_remote_i2c_rd_req
    • btc_dptx_mst_set_color_space
    • btc_dptx_mst_tavgts_set
    • btc_dptxll_stream_set_pixel_rate
    • btc_dptxll_syslib_add_tx

日付

バージョン

変更内容

2017年11月 2017.11.06
  • インテルのブランド変更に伴い、DisplayPort IP コアをインテル FPGA DisplayPort に名称変更しました。
  • Qsys の表記をプラットフォーム・デザイナーに変更しました。
  • インテル® のブランド変更に伴い、EyeQ を Eye Viewer に名称変更しました。
  • インテル® Cyclone® 10 GX デバイスの advance サポートを追加しました。
  • インテル FPGA DisplayPort が Video Electronics Standards Association (VESA) DisplayPort Standard version 1.4 に準拠するようになりました。
  • HBR3 (8.10Gbps) へのデータ・リンク・レート・サポートを追加しました。このレートは、 インテル® Quartus® Primeプロ・エディション開発ソフトウェアの インテル® Arria® 10 および インテル® Cyclone® 10 GX デバイスのクロックあたりのクアッドシンボルのみ利用可能です。
  • YCbCr 4:2:0 カラー・フォーマットは、17.1 リリースから完全にサポートされるように更新されました。
  • セクション「オーディオ・インターフェイス」を更新し、オーディオ・パッキング・フォーマットが IEC-60958-1 と IEC-60958-3 の両規格に準拠していることを明記しました。
  • インテル FPGA DisplayPort デザイン例のパラメーターに関する情報を、それぞれのデザイン例ユーザーガイドに移動させました。
  • セクション「セカンダリー・ストリーム・インターフェイス」に InfoFrame SDP サポートについての注を追加しました。
  • 次のレジスターを編集しました。
    • DPRX_RX_CONTROL ビット 10:8: 111 を Reserved から Training pattern 4 に変更しました。
    • DPRX_BER_CONTROL ビット 1:0: Changed 00 をディスパリティー・エラーとコード・エラー・カウントに変更し、10 をコード・エラー・カウントに変更しました。
    • DPTX0_MSA_COLOUR ビット 13: このビットを VSC SDP を使用するようにコンフィグレーションする場合、VSC SDP ペイロード・ピクセル・エンコーディング/カラーメトリ・フォーマットに対しては VESA DisplayPort Standard version 1.4 を参照するように注を追加しました。Y-Only および Raw フォーマットはサポートされていません。
    • DPTX_RECONFIG ビット 1 および 0: これらのビットが 1 クロックサイクル後に自動的にクリア (0) されることを明記しました。
May 2017 2017.05.08
  • 商標をインテルに変更しました。
  • Adaptive Sync 機能および YCbCr 4:2:0 のカラー・フォーマットに暫定サポートを追加しました。
  • セクション「デバイスファミリーのサポート」に推奨するスピードグレードの情報を追加しました。
  • YCbCr 4:2:0 カラー・フォーマットに入力データの順序についての情報を追加しました。
  • 独自のビデオ画像フォーマットに対してソースのサポートを追加しました。
    • TX Video IM Enableパラメーターについての情報を追加しました。ビデオ・イメージ・インターフェイスを有効にするにはオンにします。従来の HSYNC/VSYNC/DE ビデオ・イメージ・インターフェイスを使用するにはオフにします。
    • ビデオ・イメージ・インターフェイスについての情報および 2 つのインターフェイスを比較する表を追加しました。
  • シンクのトランシーバー管理インターフェイストランシーバー管理インターフェイス
  • セクション「クロックビデオ入力インターフェイス」に、この例では インテル® Clocked Video Input IP コアを使用しているという注を追加しました。
  • MST パラメーターがオーディオ・データ・チャネルに対応したことを追記しました。
2016年10 月 2016.10.31
  • 新しい Design Example パラメーターに関する情報を追加しました。
  • Arria 10 のデザイン例に関連する情報をすべて削除しました。Arria 10 のデザイン例の詳細は、DisplayPort IPコアのデザイン例のユーザーガイドを参照してください。
  • MST パラメーターがオーディオ・データ・チャネルをサポートしないことを追記しました。
  • 1 クロックあたり 2 シンボルのオーディオサポートに関する情報を追加しました。
  • DisplayPort MST ソース・ユーザー・アプリケーションに関する情報を追加しました。
  • tx_analogreset[n–1:0]、tx_digitalreset[n–1:0]、rx_analogreset[n–1:0]、および rx_digitalreset[n–1:0] 信号は、Arria V、Cyclone V、および Stratix V デバイスにのみ必要であるという情報を更新しました。
  • API リファレンスを更新しました。
  • 複数の TX インスタンスをサポートするために、TX API に新しい tx_idx パラメーターを追加しました。
  • DisplayPort シンクとソースのレジスターマップおよび DPCD ロケーションを更新しました。
May 2016 2016.05.02
  • 16.0 バージョンのパフォーマンス・リソース使用率を更新しました。
  • リンクレートのデュアル・シンボル・モードではオーディオ機能がサポートされていないという注を追加しました。
  • TX MSA に関するすべての情報を削除しました。TX MSA はDisplayPort ソースコアによって自動的に挿入されます。
    • Import fixed MSA パラメーターを削除しました。
    • txN_msa_conduit 信号を削除しました。
  • DisplayPortソース 機能ブロック図を更新し、関連パスの情報を更新または追加しました。
    • メイン・リンク・データ・パス
    • ビデオ・パケタイザー・パス
    • ビデオ・ジオメトリー測定パス
    • オーディオおよびセカンダリー・ストリーム・エンコーダー・パス
    • トレーニングおよびリンク・クオリティー・パターン・ジェネレーター
  • DisplayPort ソースの新しい情報を追加しました。
    • コントローラー・インターフェイス
    • コントローラー・インターフェイス
  • ソース・オーディオ・インターフェイスのセクションを更新し、2 チャネル・オーディオ上の 1 チャネル・オーディオと 8 チャネル・オーディオ上の 3 チャネル・オーディオに関する情報を追加しました。
  • DisplayPort ソースおよびシンクコアのビデオ・データ・フォーマット情報を更新しました。
  • DisplayPort シンクコアのブラックビデオ機能のサポートを追加しました。
  • DisplayPort シンクの一般的なセカンダリー・ストリーム・パケット図を更新 - data [127:0] を data [159:0] に変更しました。
  • DPTX_TX_CONTROL ソースレジスターを更新しました。
  • DisplayPort ハードウェア・デモンストレーションに新しい情報を追加しました。
    • DisplayPort リンクト・レーニング・フロー
    • DisplayPort Post Link Training Adjust Request Flow (LQA)
  • DisplayPort IP コア・ユーザーガイドのアーカイブ版へのリンクを追加しました。
November 2015 2015.11.02
  • Quartus II を インテル® Quartus® Prime に変更しました。
  • 15.1 バージョンのパフォーマンス・リソース使用率を更新しました。
  • tx_vid_f に関する情報を削除しました。tx_vid_f ピンはコアにより内部で処理されるようになったため、DisplayPort IP コアから削除されました。
  • RX トランシーバー・インターフェイスに新しいポート rx_restart を追加しました。このポートは、RX データがアライメントを失った場合、RX PHY リセット・コントローラーをリセットします。Arria 10 デバイスにのみ適用可能です。
  • Arria 10 トランシーバー・ネイティブ PHY および DisplayPort ハードウェア・デモンストレーション用の Arria 10 ハードウェア・デモンストレーション・ファイルに向けた特定の設定を追加しました。
  • 新しい DisplayPort API 関数である btc_dptx_hpd_change を追加しました。
May 2015 2015.05.04
  • Arria 10 のサポートを追加しました。
  • カラーサポートを更新しました。
    • RGB—18、24、30、36、または 48 bpp
    • YCbCr 4:4:4—24、30、36、または 48 bpp
    • YCbCr 4:2:2—16、20、24、または 32 bpp
  • Link Quality Generation レジスターに関する情報を削除しました。これらのビットは、DPTX_TX_CONTROL レジスターに統合されました。
  • DPTX_TEST_80BIT_PATTERN1-3ビットに関する情報を追加しました。
  • ソースでサポートされる DPCD ロケーションを追加しました。
  • 新しくシンクでサポートされる DPCD ロケーション・ビットを追加しました。TEST_REQUEST、TEST_LINK_RATE、TEST_LANE_COUNT、PHY_TEST_PATTERN、および TEST_80BIT_CUSTOM_PATTERN
  • DisplayPort IP コアのハードウェア・デモンストレーションとシミュレーションの例に Arria 10 の情報を追加しました。
2014年12月 2014.12.30 HBR2 の DisplayPort RX リンクレート (Clock Recovery インターフェイス) を 4.50Gbps から 5.40Gbps に変更しました。
2014年12月 2014.12.15
  • マルチ・ストリーム・サポート (MST、1 ～ 4 ソースおよびシンクストリーム) に関する情報を追加しました。次のパラメーターを使用することで、この機能にアクセスすることができます。
    • Support MST
    • Max stream count
  • 4Kp60 解像度のサポートを追加しました。
  • ハードウェア・デモンストレーションに向けたクロックリカバリー機能に関する情報を追加しました。
  • トランシーバー・クロッキング用のダブル・リファレンス・クロック (162MHz および 270MHz) の情報を削除しました。IP コアはダブル・リファレンス・クロックのサポートを終了しています。
  • 新しいソースレジスターを追加しました。
    • 0x00a0 (DPTX_MST_CONTROL1)
    • 0x00a2 (DPTX_MST_VCPTAB0)
    • 0x00a3 (DPTX_MST_VCPTAB)
    • 0x00a3 (DPTX_MST_VCPTAB1)
    • 0x00a4 (DPTX_MST_VCPTAB2)
    • 0x00a5 (DPTX_MST_VCPTAB3)
    • 0x00a6 (DPTX_MST_VCPTAB4)
    • 0x00a7 (DPTX_MST_VCPTAB5)
    • 0x00a8 (DPTX_MST_VCPTAB6)
    • 0x00a9 (DPTX_MST_VCPTAB7)
    • 0x00aa (DPTX_MST_TAVG_TS)
  • 新しいシンクレジスターを追加しました。
    • 0x0006 (DPRX_BER_CNTI0)
    • 0x0007 (DPRX_BER_CNTI1)
    • 0x00a0 (DPRX_MST_CONTROL1)
    • 0x00a1 (DPRX_MST_STATUS1)
    • 0x00a2 (DPRX_MST_VCPTAB0)
    • 0x00a3 (DPRX_MST_VCPTAB1)
    • 0x00a4 (DPRX_MST_VCPTAB2)
    • 0x00a5 (DPRX_MST_VCPTAB3)
    • 0x00a6 (DPRX_MST_VCPTAB4)
    • 0x00a7 (DPRX_MST_VCPTAB5)
    • 0x00a8 (DPRX_MST_VCPTAB6)
    • 0x00a9 (DPRX_MST_VCPTAB7)
  • 次のソース・レジスター・ビット値を変更しました。
    • 0x0000 - ビット RX_LINK_RATE
    • 0x0001 - ビット RX_LINK_RATE
    • 0x0002 - ビット RSTI3, RSTI2, RSTI1, RSTI0
  • 新しい信号を追加しました。
    clk_cal トランシーバー管理インターフェイス用のキャリブレーション・クロック

    tx_link_rate_8bits

    rx_link_rate_8bits

    		270Mbps の倍数で表されるメイン・リンク・レート —

    txN_video_in

    txN_vid_clk

    txN_audio

    txN_audio_clk

    txN_ss

    txN_msa_conduit

    		ストリーム 1、2、および 3 の TX 信号

    rxN_video_out

    rxN_vid_clk

    rxN_audio

    rxN_ss

    rxN_msa_conduit

    rxN_stream

    		ストリーム 1、2、および 3 の RX 信号
  • 次の信号名を変更しました。
    • rx_xcvr_clkout を rx_ss_clk に変更
    • tx_xcvr_clkout を tx_ss_clk に変更
2014年6月 2014.06.30
  • ネイティブ PHY が IP コアから削除されました。DisplayPort IP コアの外で PHY をインスタンス化する方法についての情報が含まれていました。
  • ソースとシンクのブロック図を更新しました。
  • ソースとシンクのレジスターマップ情報を更新しました。
  • 新しいシンク・レジスター・ビットを追加しました。
    • LQA ACTIVE
    • PHY_SINK_TEST_LANE_SEL
    • PHY_SINK_TEST_LANE_EN
    • AUX_IRQ_EN
    • TX_STROBE
    • DPRX_AUX_STATUS ビット
    • DPRX_AUX_I2C0 ビット
    • DPRX_AUX_I2C0 ビット
    • DPRX_AUX_HPD ビット
  • 次のシンク・レジスター・ビットを削除しました。
    • HPD_IRQ
    • HPD_EN
    • DPRX_AUX_IRQ_EN ビット
  • 新しいソース・レジスター・ビットを追加しました。
    • VTOTAL
  • ソース TX トランシーバー・インターフェイス信号を追加しました。
  • 次のソース信号を削除しました。
    • xcvr_refclk
    • tx_serial_data
    • xcvr_reconfig
  • シンクオーディオと RX トランシーバー・インターフェイス信号を追加しました。
  • 次のシンク信号を削除しました。
    • xcvr_refclk
    • rx_serial_data
    • xcvr_reconfig
  • ソースとシンクのトランシーバー・リコンフィグレーション・インターフェイスに関する情報を追加しました。
  • ソースとシンクの単一クロック・リファレンス (135MHz) に関する情報を追加しました。
  • ハードウェア・デモンストレーションの章に Bitec HSMC DisplayPort ドーターカードに関する情報を追加しました。
  • API リファレンスを更新しました。

2013年11月

13.1

  • ソースとシンクのレジスターマップ情報を更新しました。
  • デュアルおよびクアッド・ピクセル・モードのサポートを追加しました。
  • クアッドシンボル (40ビット) トランシーバー・データ・インターフェイスのサポートを追加しました。
  • Cyclone V デバイスのサポートを追加しました。
  • Arria V および Arria V GZ デバイスの HBR2 サポートを追加しました。
  • eDP サポートに関する情報を追加しました。
  • API リファレンスを更新しました。

2013年5月

13.0

  • オーディオサポートに関する情報を追加しました。
  • Stratix V デバイスの HBR2 サポートを追加しました。
  • セカンダリー・データ・サポートに関する情報を追加しました。

2013年2月

12.1 SP1 (ベータ)

2 度目のベータ版リリース

  • ハードウェア・デモンストレーションとシミュレーション例のファイル名を更新しました。
  • IP コアのコンパイル例を説明する章を追加しました。
  • その他の更新を行いました。

2012年12月

12.1

(ベータ)

初回ベータ版リリース
レベル 2 の表題