5.8. ソース・インターフェイス

表 20. コントローラー・インターフェイス
インターフェイス	ポートの種類	クロックドメイン	ポート	方向	詳細
clk	クロック	なし	`clk`	入力	組み込みコントローラー用のクロック。
reset	リセット	`clk`	`reset`	入力	組み込みコントローラー用のリセット。
tx_mgmt	AV-MM	`clk`	`tx_mgmt_address[8:0]`	入力	32ビット・ワード・アドレッシング。
			`tx_mgmt_chipselect`	入力	有効な読み取りまたは書き込みアクセスのアサート。
			`tx_mgmt_read`	入力	アサートされると、読み出し転送を示します。
			`tx_mgmt_write`	入力	アサートされると、書き込み転送を示します。
			`tx_mgmt_writedata[31:0]`	入力	書き込み転送用のデータ
			`tx_mgmt_readdata[31:0]`	出力	読み出し転送用のデータ
			`tx_mgmt_waitrequest`	出力	DisplayPort Intel® FPGA IP が読み取りまたは書き込み要求に応答できないときにアサートされます。GPUは、IPが転送を続行する準備ができるまで強制的に待機します。
tx_mgmt_irq	IRQ	`clk`	`tx_mgmt_irq`	出力	組み込みコントローラー用の割り込み。

表 21. トランシーバー管理インターフェイス `n` は TX レーン数です。
インターフェイス	ポートの種類	クロックドメイン	ポート	方向	詳細
xcvr_mgmt_clk	クロック	なし	`xcvr_mgmt_clk`	入力	トランシーバー管理クロック。
clk_cal	クロック	なし	`clk_cal`	入力	50MHz キャリブレーション・クロック入力。このクロックは、DisplayPort ソースの外部のトランシーバー・リコンフィグレーション・ブロック (`xvcr_mgmt_clk`) で使用されるクロックと同期している必要があります。
tx_analog_reconfig	コンジット	`xcvr_mgmt_clk`	`tx_vod[2n - 1:0]`	出力	トランシーバー・アナログ・リコンフィグレーション・ハンドシェイク。
			`tx_emp[2n - 1:0]`	出力
			`tx_analog_reconfig_req`	出力
			`tx_analog_reconfig_ack`	入力
			`tx_analog_reconfig_busy`	入力
tx_reconfig	コンジット	`xcvr_mgmt_clk`	`tx_link_rate_8bits[7:0]`	出力	トランシーバー・リンクレート・リコンフィグレーション・ハンドシェイク。
			`tx_reconfig_req`	入力
			`tx_reconfig_ack`	入力
			`tx_reconfig_busy`	入力

注: tx_link_rate[1:0] の値は、0 = 1.62 Gbps、 1 = 2.70 Gbps、 2 = 5.40 Gbps、 3 = 8.10 Gbps です。tx_link_rate_8bits[7:0] の値は、0x06 = 1.62 Gbps、0x0a = 2.70 Gbps、0x14 = 5.40 Gbps、0x1e = 8.10 Gbps、0x01 = 10 Gbps です。

注: tx_link_rate [1:0] は廃止されました。

注: 50MHz の xcvr_mgmt_clk クロックを使用するデバイスでは、同じクロックを clk_cal 信号にも直接接続してください。100MHz の xcvr_mgmt_clk クロックを使用するデバイスでは、同じクロックを2分周器を介して clk_cal 信号に接続してください。

トランシーバー・アナログ・リコンフィグレーション・インターフェイス

トランシーバー・リコンフィグレーション・インターフェイス

ビデオ・インターフェイス

Enable Video input Image port をオフにすると、ソースは txN_vid_clk と txN_video_in インターフェイスの標準 HSYNC/VSYNC/DE ポートを使用します。

表 22. ビデオ・インターフェイス (HSYNC/VSYNC/DE インターフェイス) `v` は1色あたりのビット数、 p はクロックあたりのピクセル数 (1 = single、2 = dual、4 = quad)。 `N` はストリーム・ナンバーを表します。例えば、 `tx_vid_clk` は Stream 0、 `tx1_vid_clk` は Stream 1を表します。
インターフェイス	ポートの種類	クロックドメイン	ポート	方向	詳細
txN_vid_clk	クロック	なし	`txN_vid_clk`	入力	ビデオ・クロック
txN_video_in	コンジット	`txN_vid_clk`	`txN_vid_data[3v*p-1:0]`	入力	ビデオデータおよび標準H/V同期ビデオポート入力。
			`txN_vid_v_sync[p-1:0]`	入力
			`txN_vid_h_sync[p-1:0]`	入力
			`txN_vid_de[p-1:0]`	入力

Enable Video input Image port をオンにすると、ソースは txN_im_clk と txN_video_in_im インターフェイスを使用します。

表 23. ビデオ・インターフェイス (TX Video IM インターフェイス) `v` は1色あたりのビット数、 p はクロックあたりのピクセル数 (1 = single、2 = dual、4 = quad)。 `N` はストリーム・ナンバーを表します。例えば、 `tx_im_clk` は Stream 0、 `tx1_im_clk` は Stream 1を表します。
インターフェイス	ポートの種類	クロックドメイン	ポート	方向	詳細
txN_im_clk	クロック	なし	`txN_im_clk`	入力	ビデオ・イメージ・クロック。
txN_video_in	コンジット	`txN_im_clk`	`txN_im_sol`	入力	ビデオラインの開始。
			`txN_im_eol`	入力	ビデオラインの終了。
			`txN_im_sof`	入力	ビデオフレームの開始。
			`txN_im_eof`	入力	ビデオフレームの終了。
			`txN_im_data[3v*p-1:0]`	入力	Video input data.
			`txN_im_valid[p-1:0]`	入力	ビデオデータ有効。各ビットは、このポートの他のすべての信号が有効で、対応するピクセルがアクティブビデオに属しているときにアサートする必要があります。
			`txN_im_locked`	入力	ビデオのロック 0 = ロックされていません 1 = ロックされています
			`txN_im_interlace`	入力	ビデオのインターレース 0 = プログレッシブ・ビデオ 1 = インターレース・ビデオ
			`txN_im_field`	入力	ビデオのフィールド 0 = ボトムフィールド (またはプログレッシブ) 1 = トップフィールド

表 24. ビデオ・インターフェイス (TX AXI4 ストリーム・ビデオ・インターフェイス)vは1色あたりのビット数、pは1クロックあたりのピクセル数 (1 = single、2 = dual、4 = quad)。
インターフェイス	ポートの種類	クロックドメイン	ポート	方向	詳細
tx_axi4s_clk	クロック	なし	`tx_axi4s_clk`	入力	AXI4 ストリーム・ビデオ・クロック (300MHz)
tx_axi4s_reset	リセット	tx_axi4s_clk	`tx_axi4s_reset`	入力	AXI4 ストリーム・ビデオ・リセット
tx_axi4s_vid_in	コンジット		`tx_axi4s_vid_in_tdata[(3v+7/8)p8-1:0]`	入力	AXI4 ストリーム・ビデオ・データ
			`tx_axi4s_vid_in_tuser[(3v+7/8)*p-1:0]`	入力	AXI4 ストリームのビデオ・データのフレーム開始
			`tx_axi4s_vid_in_tvalid`	入力	AXI4 ストリーム・ビデオ・データ有効
			`tx_axi4s_vid_in_tready`	出力	AXI4 ストリーム・ビデオ・データ準備完了
			`tx_axi4s_vid_in_tlast`	入力	AXI4 ストリームのビデオ・データのフレーム完了

表 25. AUX インターフェイス
インターフェイス	ポートの種類	クロックドメイン	ポート	方向	詳細
aux_clk	クロック	なし	`aux_clk`	入力	AUX チャネルクロック
aux_reset	リセット	`aux_clk`	`aux_reset`	入力	アクティブ・ハイ AUX チャネル・リセット。
tx_aux	コンジット	`aux_clk`	`tx_aux_in`	入力	AUX チャネルデータ入力。
			`tx_aux_out`	出力	AUX チャネルデータ出力。
			`tx_aux_oe`	出力	出力バッファーイネーブル。
			`tx_hpd`	入力	ホットプラグ検出。
tx_aux_debug	AV-ST	`aux_clk`	`tx_aux_debug_data[31:0]`	出力	フォーマットされたAUXチャネルのデバッグデータ。
			`tx_aux_debug_valid`	出力	このポートの他のすべての信号が有効な場合にアサートされます。
			`tx_aux_debug_sop`	出力	パケットの開始 (AUX リクエストまたはリプライの開始)。
			`tx_aux_debug_eop`	出力	パケットの完了 (AUX リクエストまたはリプライの完了)。
			`tx_aux_debug_err`	出力	AUX チャネルのビットエラーが検出された場合にアサートされます。
			`tx_aux_debug_cha`	出力	現在のサイクルで転送されているデータのチャネル番号です。AUXチャネルデータ方向として使用されます。 0 = リプライ (DisplayPortシンクから) 1 = リクエスト (DisplayPortシンクへ)

AUX インターフェイス

表 26. セカンダリー・インターフェイス `N` はストリームナンバーです。例えば、 `tx_ss` は Stream 0、 `tx1_ss` は Stream 1 を表します。
インターフェイス	信号の種類	クロックドメイン	ポート	方向	詳細
tx_ss_clk	クロック	なし	`tx_ss_clk`	出力	TX トランシーバーのクロック出力とセカンダリー・ストリームのクロック。
Secondary Stream (txN_ss)	AV-ST	`tx_ss_clk`	`txN_ss_data[127:0]`	入力	セカンダリー・ストリーミング・インターフェイス。
			`txN_ss_valid`	入力
			`txN_ss_ready`	出力
			`txN_ss_sop`	入力
			`txN_ss_eop`	入力

セカンダリー・ストリーム・インターフェイス

表 27. オーディオ・インターフェイス `m` はTXオーディオチャネルの番号です。`N`はストリームナンバーです。例えば、 `tx_audio` は Stream 0、 `tx1_audio` は Stream 1 を表します。
インターフェイス	信号の種類	クロックドメイン	ポート	方向	詳細
Audio (txN_audio)	クロック	なし	`txN_audio_clk`	入力	オーディオクロック
	コンジット	`txN_audio_clk`	`txN_audio_lpcm_data [m*32-1:0]`	入力	m チャネルの32ビット・オーディオ・サンプル・データ。
			`txN_audio_valid`	入力	`txN_audio_lpcm_data` に有効なデータが利用可能な場合にアサートされる必要があります。
			`txN_audio_mute`	入力	オーディオがミュートされている場合にアサートされる必要があります。

オーディオ・インターフェイス

表 28. TX トランシーバー・インターフェイス `n` は、TXレーンの番号です。 `s` は、1クロックあたりの DisplayPort 1.4 シンボル数です。UHBR10 以下のリンクレートでは、`w = n * s * 10` です。UHBR10 を超えるリンクレートでは、`w = 64` です。
注: DisplayPort 信号を同じ名前のネイティブ PHY 信号に接続します。
インターフェイス	ポートの種類	クロックドメイン	ポート	方向	詳細
TX トランシーバー・インターフェイス	クロック	なし	`tx_std_clkout`	入力	TX トランシーバー・クロック出力。 Link Speed Clock (`ls_clk`) に相当します。このインターフェイスのレーンはすべて、DisplayPort レーン 0 から供給される単一のクロックを使用します。
	コンジット	`tx_std_clkout`	`tx_parallel_data[w–1:0]`	出力	TX トランシーバー用パラレルデータ
	コンジット	なし	`tx_pll_powerdown`	出力	TX トランシーバー用 PLL パワーダウン
	コンジット	`xcvr_mgmt_clk`	`tx_digitalreset[n–1:0]`	出力	TX トランシーバーのデジタル TX 部分をリセットします。注: Arria V、Cyclone V、Stratix V デバイスに対してのみ必須です。
	コンジット	なし	`tx_analogreset[n–1:0]`	出力	TX トランシーバーのアナログ TX 部分をリセットします。注: Arria V、Cyclone V、Stratix V デバイスに対してのみ必須です。
	コンジット	なし	`tx_cal_busy[n–1:0]`	入力	TX トランシーバーからのキャリブレーション進行中の信号
	コンジット	なし	`tx_pll_locked`	入力	TX トランシーバーからの PLL ロック信号

表 29. HDCP インターフェイス Support HDCP 2.3 および Support HDCP 1.3 パラメーターをオンにしている場合にのみ適用されます。
インターフェイス	ポートの種類	クロックドメイン	ポート	方向	詳細
HDCP Clocks (`hdcp_clks`)	リセット	–	`hdcp_reset`	入力	HDCP のメイン非同期リセット。
	クロック	–	`csr_clk`	入力	コントロールおよびステータスレジスターのHDCPクロック。通常、Nios II プロセッサー・クロック (100MHz) を共有します。
	クロック	–	`crypto_clk`	入力	認証および暗号化レイヤーの HDCP 2.3 クロック。最大 200MHz の周波数の任意のクロックを使用することができます。 HDCP 1.3 には適用されません。注: クロック周波数により、認証遅延が決定します。
CSR Interface (`tx_csr`)	Avalon-MM	`csr_clk`	`tx_csr_addr[7:0]`	入力	Avalon®メモリーマップド・インターフェイススレーブポートで、主に認証メッセージ転送に向けて内部コントロールおよびステータスレジスターへのアクセスを提供します。このインターフェイスは、Nios II プロセッサー・クロックドメインで動作することを想定しています。メッセージのビット部分が非常に大きいため、IP は完全なハンドシェイク・メカニズムを使用してバーストモードでメッセージを転送します。書き込み転送の待機時間は常に 0 サイクルです。読み出し転送の待機時間は 1 サイクルです。アドレス指定は、プラットフォーム・デザイナー・フローではワードアドレス指定でアクセスする必要があります。例えば、Nios II ソフトウェアで 4 をアドレス指定すると、スレーブではアドレス 1 が選択されます。
			`tx_csr_wr`	入力
			`tx_csr_rd`	入力
			`tx_csr_wrdata[31:0]`	入力
			`tx_csr_rddata[31:0]`	出力
HDCP Key and Status インターフェイス (`tx_hdcp`)	コンジット (Key)	`crypto_clk`	`tx_kmem_wait[0]` (HDCP 2.3) `tx_kmem_wait[1]` (HDCP 1.3)	入力	この信号は、キーを読み出す準備ができるまで常にアサートしている状態にします。この信号は、Support HDCP Key Management パラメーターをオンにしている場合は使用できません。
			`tx_kmem_rdaddr[3:0]` (HDCP 2.3) `tx_kmem_rdaddr[9:4]` (HDCP 1.3)	出力	Key 読み出しアドレスバス。 [3:2] = 予約済みこの信号は、Support HDCP Key Management パラメーターをオンにしている場合は使用できません。
			`tx_kmem_q[31:0]` (HDCP 2.3) `tx_kmem_q[87:32]` (HDCP 1.3)	入力	読み出し転送用の Key データ読み出し転送には常に 1 サイクルの待機時間があります。この信号は、Support HDCP Key Management パラメーターをオンにしている場合は使用できません。
	Avalon-MM	`csr_clk`	`tx_hdcp1_kmem_wr`	入力	Avalon® メモリーマップド・スレーブポートでは、内部 HDCP 1.3 キーストレージへの書き込みアクセスを提供します。書き込み転送の待機時間は常に 0 です。 Avalon® メモリーマップド・マスターは、プラットフォーム・デザイナー・フローでのアドレス指定をワードアドレス指定としてアクセスします。例えば、 Avalon® メモリーマップド・マスターで 4 をアドレス指定すると、スレーブではアドレス 1 が選択されます。これらの信号は、Support HDCP Key Management パラメーターおよび Support HDCP 1.3 パラメーターをオンにしている場合にのみ使用できます。
			`tx_hdcp1_kmem_wrdata[31:0]`	入力
			`tx_hdcp1_kmem_addr[6:0]`	入力
	Avalon-MM	`csr_clk`	`tx_hdcp2_kmem_wr`	入力	Avalon® メモリーマップド・スレーブポートでは、内部 HDCP 2.3 キーストレージへの書き込みアクセスを提供します。書き込み転送の待機時間は常に 0 です。 Avalon® メモリーマップド・マスターは、プラットフォーム・デザイナー・フローでのアドレス指定をワードアドレス指定としてアクセスします。例えば、 Avalon® メモリーマップド・マスターで 4 をアドレス指定すると、スレーブではアドレス 1 が選択されます。これらの信号は、Support HDCP Key Management パラメーターおよび Support HDCP 2.3 パラメーターをオンにしている場合にのみ使用できます。
			`tx_hdcp2_kmem_wrdata[31:0]`	入力
			`tx_hdcp2_kmem_addr[3:0]`	入力
	コンジット	`tx_std_clkout[0]`	`tx_hdcp1_enabled`	出力	この信号は、発信ビデオとセカンダリー・データが HDCP 1.3 で暗号化されている場合に、IP によってアサートされます。
		`tx_std_clkout[0]`	`tx_hdcp2_enabled`	出力	この信号は、発信ビデオとセカンダリー・データが HDCP 2.3 で暗号化されている場合に、IP によってアサートされます。
		`csr_clk`	`tx_hdcp1_disable`	入力	この信号をアサートすると、HDCP 1.3 IP が無効になります。注: この信号をトグルした後に、HDCP IP (`hdcp_reset`) をリセットする必要があります。この信号がアサートされている間は、ソフトウェア API `hdcp_main()` を呼び出さないでください。この信号をデアサートした後で、ソフトウェア API `hdcp_unauth()` を呼び出す必要があります。
		`csr_clk`	`tx_hdcp2_disable`	入力	この信号をアサートすると、HDCP 2.3 IP が無効になります。注: この信号をトグルした後に、HDCP IP (`hdcp_reset`) をリセットする必要があります。この信号がアサートされている間は、ソフトウェア API `hdcp_main()` を呼び出さないでください。この信号をデアサートした後で、ソフトウェア API `hdcp_unauth()` を呼び出す必要があります。

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