DisplayPort Intel® FPGA IPユーザーガイド

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ID 683273
日付 10/16/2023
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ドキュメント目次
ドキュメント目次 x
1. DisplayPort Intel® FPGA IP のクイック・リファレンス 2. この IP について 3. はじめに 4. DisplayPort Intel® FPGA IP ハードウェア・デザイン例 5. DisplayPort ソース 6. DisplayPort シンク 7. DisplayPort Intel® FPGA IP パラメーター 8. DisplayPort Intel® FPGA IP シミュレーション例 9. DisplayPort API リファレンス 10. DisplayPort ソース・レジスター・マップおよび DPCD ロケーション 11. DisplayPort シンク・レジスター・マップおよび DPCD ロケーション 12. DisplayPort Intel® FPGA IPユーザーガイド・アーカイブ 13. DisplayPort Intel® FPGA IP ユーザーガイド改訂履歴
1. DisplayPort Intel® FPGA IP のクイック・リファレンス x
1.1. DisplayPort の用語および頭字語
2. この IP について x
2.1. リリース情報 2.2. デバイスファミリーのサポート 2.3. IP コアの検証 2.4. パフォーマンスおよびリソース使用率
3. はじめに x
3.1. Intel® FPGA IP コアのインストールとライセンス 3.2. IP のパラメーターとオプションの指定 3.3. デザインのシミュレーション 3.4. フルデザインのコンパイルと FPGA のプログラミング 3.5. ビデオ帯域幅とリカバリー・ピクセル・クロック周波数の計算
3.1. Intel® FPGA IP コアのインストールとライセンス x
3.1.1. Intel® FPGA IP Evaluation Mode
3.3. デザインのシミュレーション x
3.3.1. ModelSim シミュレーターによるシミュレーション
4. DisplayPort Intel® FPGA IP ハードウェア・デザイン例 x
4.1. DisplayPort Intel® FPGA IPハードウェア・デザイン例 ( インテル® Arria® 10、 インテル® Cyclone® 10 GX、 インテル® Stratix® 10、 インテル® Agilex™ 7 Fタイルデバイス) 4.2. HDCP over DisplayPort デザイン例 ( インテル® Arria® 10および インテル® Stratix® 10デバイス) 4.3. Arria V、Cyclone V、Stratix Vデバイスの DisplayPort Intel® FPGA IP デザイン例
4.3. Arria V、Cyclone V、Stratix Vデバイスの DisplayPort Intel® FPGA IP デザイン例 x
4.3.1. クロック・リカバリー・コア 4.3.2. トランシーバーとクロッキング 4.3.3. 必要なハードウェア 4.3.4. デザインのウォークスルー 4.3.5. DisplayPort リンクト・レーニング・フロー 4.3.6. DisplayPort Post Link Training Adjust Request Flow (LQA) 4.3.7. DisplayPort Link Training AUX トランザクションの変換 4.3.8. DisplayPort MST ソース・ユーザー・アプリケーション
4.3.1. クロック・リカバリー・コア x
4.3.1.1. クロック・リカバリー・コアのパラメーター 4.3.1.2. クロック・リカバリー・インターフェイス
4.3.1.2. クロック・リカバリー・インターフェイス x
4.3.1.2.1. ビデオ入力ポート
4.3.4. デザインのウォークスルー x
4.3.4.1. ハードウェアのセットアップ 4.3.4.2. デザインファイルの作業ディレクトリーへのコピー 4.3.4.3. FPGA デザインのビルド 4.3.4.4. ソフトウェアのロードと実行 4.3.4.5. 結果の表示
5. DisplayPort ソース x
5.1. IP からトランシーバーへのパラレル・データ・インターフェイス幅 5.2. メイン・データパス 5.3. コントローラー・インターフェイス 5.4. サイドバンド・チャネル 5.5. ソース Embedded DisplayPort (eDP) サポート 5.6. HDCP 1.3 TX のアーキテクチャー 5.7. HDCP 2.3 TX のアーキテクチャー 5.8. ソース・インターフェイス 5.9. ソースのクロックツリー
5.2. メイン・データパス x
5.2.1. ビデオ・パケタイザー・パス 5.2.2. ビデオ・ジオメトリー測定パス 5.2.3. オーディオおよびセカンダリー・ストリーム・エンコーダー・パス 5.2.4. トレーニングおよびリンク・クオリティー・パターン・ジェネレーター
5.2.4. トレーニングおよびリンク・クオリティー・パターン・ジェネレーター x
5.2.4.1. DP1.4 (8B/10B チャネル・コーディング) 5.2.4.2. DP2.0 (128B/132B チャネル・コーディング)
5.8. ソース・インターフェイス x
5.8.1. コントローラー・インターフェイス 5.8.2. AUX インターフェイス 5.8.3. ビデオ・インターフェイス 5.8.4. TX トランシーバー・インターフェイス 5.8.5. トランシーバー・リコンフィグレーション・インターフェイス 5.8.6. トランシーバー・アナログ・リコンフィグレーション・インターフェイス 5.8.7. セカンダリー・ストリーム・インターフェイス 5.8.8. オーディオ・インターフェイス
5.8.3. ビデオ・インターフェイス x
5.8.3.1. ビデオ・インターフェイス (TX Video IM Enable = 0) 5.8.3.2. ビデオ・インターフェイス (TX Video IM Enable = 1) 5.8.3.3. ビデオ・インターフェイス (Enable Active Video Data Protocols = AXIS-VVP Full)
6. DisplayPort シンク x
6.1. トランシーバーから IP へのパラレル・データ・インターフェイス幅 6.2. シンク Embedded DisplayPort (eDP) サポート 6.3. シンク非 GPU モードサポート 6.4. HDCP 1.3 RX のアーキテクチャー 6.5. HDCP 2.3 RX のアーキテクチャー 6.6. シンク・インターフェイス 6.7. シンクのクロックツリー
6.6. シンク・インターフェイス x
6.6.1. コントローラー・インターフェイス 6.6.2. AUX インターフェイス 6.6.3. デバッグ・インターフェイス 6.6.4. ビデオ・インターフェイス 6.6.5. ビデオ・インターフェイス (Enable Active Video Data Protocols = AXIS-VVP Full) 6.6.6. クロックビデオ入力インターフェイス 6.6.7. RX トランシーバー・インターフェイス 6.6.8. トランシーバー・リコンフィグレーション・インターフェイス 6.6.9. セカンダリー・ストリーム・インターフェイス 6.6.10. オーディオ・インターフェイス 6.6.11. 非 GPU Mode EDID インターフェイス 6.6.12. MSA インターフェイス
6.6.2. AUX インターフェイス x
6.6.2.1. AUX デバッグ・インターフェイス 6.6.2.2. EDID インターフェイス
6.6.3. デバッグ・インターフェイス x
6.6.3.1. リンク・パラメーター・インターフェイス 6.6.3.2. ビデオ・ストリーム出力インターフェイス
7. DisplayPort Intel® FPGA IP パラメーター x
7.1. DisplayPort Intel® FPGA IP ソース・パラメーター 7.2. DisplayPort Intel® FPGA IP シンク・パラメーター
8. DisplayPort Intel® FPGA IP シミュレーション例 x
8.1. デザインのウォークスルー
8.1. デザインのウォークスルー x
8.1.1. シミュレーション・ファイルの作業ディレクトリーへのコピー 8.1.2. IP のシミュレーション・ファイルとスクリプトの生成、コンパイルおよびシミュレーションの実行 8.1.3. 結果の表示
9. DisplayPort API リファレンス x
9.1. ライブラリーの使用 9.2. btc_dprx_syslib API リファレンス 9.3. btc_dprx_aux_get_request 9.4. btc_dprx_aux_handler 9.5. btc_dprx_aux_post_reply 9.6. btc_dprx_baseaddr 9.7. btc_dprx_dpcd_gpu_access 9.8. btc_dprx_edid_set 9.9. btc_dprx_hpd_get 9.10. btc_dprx_hpd_pulse 9.11. btc_dprx_hpd_set 9.12. btc_dprx_lt_eyeq_init 9.13. btc_dprx_lt_force 9.14. btc_dprx_rtl_ver 9.15. btc_dprx_sw_ver 9.16. btc_dprx_syslib_add_rx 9.17. btc_dprx_syslib_info 9.18. btc_dprx_syslib_init 9.19. btc_dprx_syslib_monitor 9.20. btc_dprx_mst_link_addr_rep_set 9.21. btc_dprx_mst_conn_stat_notify_req 9.22. btc_dprx_mst_conn_stat_notify_rep 9.23. btc_dptx_syslib API リファレンス 9.24. btc_dptx_aux_i2c_read 9.25. btc_dptx_aux_i2c_write 9.26. btc_dptx_aux_read 9.27. btc_dptx_aux_write 9.28. btc_dptx_baseaddr 9.29. btc_dptx_edid_block_read 9.30. btc_dptx_edid_read 9.31. btc_dptx_fast_link_training 9.32. btc_dptx_hpd_change 9.33. btc_dptx_is_link_up 9.34. btc_dptx_link_bw 9.35. btc_dptx_link_training 9.36. btc_dptx_rtl_ver 9.37. btc_dptx_set_color_space 9.38. btc_dptx_sw_ver 9.39. btc_dptx_syslib_add_tx 9.40. btc_dptx_syslib_init 9.41. btc_dptx_syslib_monitor 9.42. btc_dptx_test_autom 9.43. btc_dptx_video_enable 9.44. btc_dptx_mst_allocate_payload_rep 9.45. btc_dptx_mst_allocate_payload_req 9.46. btc_dptx_mst_clear_payload_table_rep 9.47. btc_dptx_mst_clear_payload_table_req 9.48. btc_dptx_mst_conn_stat_notify_req 9.49. btc_dptx_mst_down_rep_irq 9.50. btc_dptx_mst_enable 9.51. btc_dptx_mst_enum_path_rep 9.52. btc_dptx_mst_enum_path_req 9.53. btc_dptx_mst_get_msg_transact_ver_rep 9.54. btc_dptx_mst_get_msg_transact_ver_req 9.55. btc_dptx_mst_link_address_rep 9.56. btc_dptx_mst_link_address_req 9.57. btc_dptx_mst_remote_dpcd_wr_rep 9.58. btc_dptx_mst_remote_dpcd_wr_req 9.59. btc_dptx_mst_remote_i2c_rd_rep 9.60. btc_dptx_mst_remote_i2c_rd_req 9.61. btc_dptx_mst_set_color_space 9.62. btc_dptx_mst_tavgts_set 9.63. btc_dptx_mst_up_req_irq 9.64. btc_dptx_mst_vcpid_set 9.65. btc_dptx_mst_vcptab_addvc 9.66. btc_dptx_mst_vcptab_clear 9.67. btc_dptx_mst_vcptab_delvc 9.68. btc_dptx_mst_vcptab_update 9.69. btc_dptxll_syslib API リファレンス 9.70. btc_dptxll_hpd_change 9.71. btc_dptxll_hpd_irq 9.72. btc_dptxll_mst_cmp_ports 9.73. btc_dptxll_mst_edid_read_rep 9.74. btc_dptxll_mst_edid_read_req 9.75. btc_dptxll_mst_get_device_ports 9.76. btc_dptxll_mst_set_csn_callback 9.77. btc_dptxll_mst_topology_discover 9.78. btc_dptxll_stream_allocate_rep 9.79. btc_dptxll_stream_allocate_req 9.80. btc_dptxll_stream_calc_VCP_size 9.81. btc_dptxll_stream_delete_rep 9.82. btc_dptxll_stream_delete_req 9.83. btc_dptxll_stream_get 9.84. btc_dptxll_stream_set_color_space 9.85. btc_dptxll_stream_set_pixel_rate 9.86. btc_dptxll_sw_ver 9.87. btc_dptxll_syslib_add_tx 9.88. btc_dptxll_syslib_init 9.89. btc_dptxll_syslib_monitor 9.90. btc_dpxx_syslib の追加の型 9.91. btc_dprx_syslib でサポートされる DPCD ロケーション
10. DisplayPort ソース・レジスター・マップおよび DPCD ロケーション x
10.1. ソース汎用レジスター 10.2. ソース MSA レジスター 10.3. ソースリンク PHY 制御とステータス 10.4. ソース・タイムスタンプ 10.5. ソース CRC レジスター 10.6. ソース・オーディオ・レジスター 10.7. ソース MST レジスター 10.8. ソース AUX 制御インターフェイス 10.9. ソースでサポートされる DPCD ロケーション 10.10. ソース AXI2CV レジスター
10.1. ソース汎用レジスター x
10.1.1. DPTX_TX_CONTROL 10.1.2. DPTX_TX_STATUS 10.1.3. DPTX_TX_VERSION
10.2. ソース MSA レジスター x
10.2.1. DPTX0_MSA_MVID 10.2.2. DPTX0_MSA_NVID 10.2.3. DPTX0_MSA_HTOTAL 10.2.4. DPTX0_MSA_VTOTAL 10.2.5. DPTX0_MSA_HSP 10.2.6. DPTX0_MSA_HSW 10.2.7. DPTX0_MSA_HSTART 10.2.8. DPTX0_MSA_VSTART 10.2.9. DPTX0_MSA_VSP 10.2.10. DPTX0_MSA_VSW 10.2.11. DPTX0_MSA_HWIDTH 10.2.12. DPTX0_MSA_VHEIGHT 10.2.13. DPTX0_MSA_MISC0 10.2.14. DPTX0_MSA_MISC1 10.2.15. DPTX0_MSA_COLOR 10.2.16. DPTX0_VBID
10.3. ソースリンク PHY 制御とステータス x
10.3.1. DPTX_PRE_VOLT0/DPTX_REG_TXFFE0 10.3.2. DPTX_PRE_VOLT1/DPTX_REG_TXFFE1 10.3.3. DPTX_PRE_VOLT2/DPTX_REG_TXFFE2 10.3.4. DPTX_PRE_VOLT3/DPTX_REG_TXFFE3 10.3.5. DPTX_RECONFIG 10.3.6. DPTX_TEST_80BIT_PATTERN1/DPTX_TEST_264BIT_PATTERN1 10.3.7. DPTX_TEST_80BIT_PATTERN2/DPTX_TEST_264BIT_PATTERN2 10.3.8. DPTX_TEST_80BIT_PATTERN3/DPTX_TEST_264BIT_PATTERN3 10.3.9. DPTX_TEST_264BIT_PATTERN4 10.3.10. DPTX_TEST_264BIT_PATTERN5 10.3.11. DPTX_TEST_264BIT_PATTERN6 10.3.12. DPTX_TEST_264BIT_PATTERN7 10.3.13. DPTX_TEST_264BIT_PATTERN8 10.3.14. DPTX_TEST_264BIT_PATTERN9
10.7. ソース MST レジスター x
10.7.1. DPTX_MST_VCPTAB0 10.7.2. DPTX_MST_VCPTAB1 10.7.3. DPTX_MST_VCPTAB2 10.7.4. DPTX_MST_VCPTAB3 10.7.5. DPTX_MST_VCPTAB4 10.7.6. DPTX_MST_VCPTAB5 10.7.7. DPTX_MST_VCPTAB6 10.7.8. DPTX_MST_VCPTAB7 10.7.9. DPTX_MST_TAVG_TS 10.7.10. DPTX_MST_ECF0 10.7.11. DPTX_MST_ECF1
10.8. ソース AUX 制御インターフェイス x
10.8.1. DPTX_AUX_CONTROL 10.8.2. DPTX_AUX_COMMAND 10.8.3. DPTX_AUX_BYTE0 10.8.4. DPTX_AUX_BYTE1 10.8.5. DPTX_AUX_BYTE2 10.8.6. DPTX_AUX_BYTE3 10.8.7. DPTX_AUX_BYTE4 10.8.8. DPTX_AUX_BYTE5 10.8.9. DPTX_AUX_BYTE6 10.8.10. DPTX_AUX_BYTE7 10.8.11. DPTX_AUX_BYTE8 10.8.12. DPTX_AUX_BYTE9 10.8.13. DPTX_AUX_BYTE10 10.8.14. DPTX_AUX_BYTE11 10.8.15. DPTX_AUX_BYTE12 10.8.16. DPTX_AUX_BYTE13 10.8.17. DPTX_AUX_BYTE14 10.8.18. DPTX_AUX_BYTE15 10.8.19. DPTX_AUX_BYTE16 10.8.20. DPTX_AUX_BYTE17 10.8.21. DPTX_AUX_BYTE18 10.8.22. DPTX_AUX_RESET
10.10. ソース AXI2CV レジスター x
10.10.1. ソース AXI2CV レジスターの概要 10.10.2. ソース AXI2CV レジスターの説明
10.10.2. ソース AXI2CV レジスターの説明 x
10.10.2.1. STATUS (0x50) 10.10.2.2. VIDEO_MODE_MATCH (0x51) 10.10.2.3. VIDEO_MODE_BANK_SELECT (0x53) 10.10.2.4. VIDEO_MODE_CONTROL (0x54) 10.10.2.5. VIDEO_MODE_SAMPLE_COUNT (0x55) 10.10.2.6. VIDEO_MODE_F0_LINE_COUNT (0x56) 10.10.2.7. VIDEO_MODE_F1_LINE_COUNT (0x57) 10.10.2.8. VIDEO_MODE_HORIZONTAL_FRONT_PORCH (0x58) 10.10.2.9. VIDEO_MODE_HORIZONTAL_SYNC_LENGTH (0x59) 10.10.2.10. VIDEO_MODE_HORIZONTAL_BLANKING (0x5A) 10.10.2.11. VIDEO_MODE_VERTICAL_FRONT_PORCH (0x5B) 10.10.2.12. VIDEO_MODE_VERTICAL_SYNC_LENGTH (0x5C) 10.10.2.13. VIDEO_MODE_VERTICAL_BLANKING (0x5D) 10.10.2.14. VIDEO_MODE_F0_VERTICAL_FRONT_PORCH (0x5E) 10.10.2.15. VIDEO_MODE_F0_VERTICAL_SYNC_LENGTH (0x5F) 10.10.2.16. VIDEO_MODE_F0_VERTICAL_BLANKING (0x60) 10.10.2.17. VIDEO_MODE_ACTIVE_PICTURE_LINE (0x61) 10.10.2.18. VIDEO_MODE_F0_VERTICAL_RISING (0x62) 10.10.2.19. VIDEO_MODE_FIELD_RISING (0x63) 10.10.2.20. VIDEO_MODE_FIELD_FALLING (0x64) 10.10.2.21. VIDEO_MODE_VALID (0x6D)
11. DisplayPort シンク・レジスター・マップおよび DPCD ロケーション x
11.1. シンク汎用レジスター 11.2. シンク・タイムスタンプ 11.3. シンク・ビット・エラー・カウンター 11.4. FEC レジスター 11.5. 128B/132B リンク品質テスト・パターン・レジスター 11.6. シンク MSA レジスター 11.7. シンク・オーディオ・レジスター 11.8. シンク MST レジスター 11.9. シンク AUX コントローラー・インターフェイス 11.10. シンク CRC レジスター 11.11. シンクでサポートされる DPCD ロケーション 11.12. シンク CV2AXI レジスター
11.1. シンク汎用レジスター x
11.1.1. DPRX_RX_CONTROL 11.1.2. DPRX_RX_STATUS 11.1.3. DPRX_BER_CONTROL 11.1.4. DPRX_BER_CNT0 11.1.5. DPRX_BER_CNT1
11.3. シンク・ビット・エラー・カウンター x
11.3.1. DPRX_BER_CNTI0 11.3.2. DPRX_BER_CNTI1
11.4. FEC レジスター x
11.4.1. DPRX_FEC_CONFIG 11.4.2. DPRX_FEC_ERROR_COUNT
11.5. 128B/132B リンク品質テスト・パターン・レジスター x
11.5.1. DPRX_BER_TEST_PATTERN
11.6. シンク MSA レジスター x
11.6.1. DPRX0_MSA_MVID 11.6.2. DPRX0_MSA_NVID 11.6.3. DPRX0_MSA_HTOTAL 11.6.4. DPRX0_MSA_VTOTAL 11.6.5. DPRX0_MSA_HSP 11.6.6. DPRX0_MSA_HSW 11.6.7. DPRX0_MSA_HSTART 11.6.8. DPRX0_MSA_VSTART 11.6.9. DPRX0_MSA_VSP 11.6.10. DPRX0_MSA_VSW 11.6.11. DPRX0_MSA_HWIDTH 11.6.12. DPRX0_MSA_VHEIGHT 11.6.13. DPRX0_MSA_MISC0 11.6.14. DPRX0_MSA_MISC1 11.6.15. DPRX0_MSA_COLOR 11.6.16. DPRX0_VBID
11.7. シンク・オーディオ・レジスター x
11.7.1. DPRX0_AUD_MAUD 11.7.2. DPRX0_AUD_NAUD 11.7.3. DPRX0_AUD_AIF0 11.7.4. DPRX0_AUD_AIF1 11.7.5. DPRX0_AUD_AIF2 11.7.6. DPRX0_AUD_AIF3 11.7.7. DPRX0_AUD_AIF4
11.8. シンク MST レジスター x
11.8.1. DPRX_MST_VCPTAB0 11.8.2. DPRX_MST_VCPTAB1 11.8.3. DPRX_MST_VCPTAB2 11.8.4. DPRX_MST_VCPTAB3 11.8.5. DPRX_MST_VCPTAB4 11.8.6. DPRX_MST_VCPTAB5 11.8.7. DPRX_MST_VCPTAB6 11.8.8. DPRX_MST_VCPTAB7
11.9. シンク AUX コントローラー・インターフェイス x
11.9.1. DPRX_AUX_CONTROL 11.9.2. DPRX_AUX_STATUS 11.9.3. DPRX_AUX_COMMAND 11.9.4. DPRX_AUX_BYTE0 11.9.5. DPRX_AUX_BYTE1 11.9.6. DPRX_AUX_BYTE2 11.9.7. DPRX_AUX_BYTE3 11.9.8. DPRX_AUX_BYTE4 11.9.9. DPRX_AUX_BYTE5 11.9.10. DPRX_AUX_BYTE6 11.9.11. DPRX_AUX_BYTE7 11.9.12. DPRX_AUX_BYTE8 11.9.13. DPRX_AUX_BYTE9 11.9.14. DPRX_AUX_BYTE10 11.9.15. DPRX_AUX_BYTE11 11.9.16. DPRX_AUX_BYTE12 11.9.17. DPRX_AUX_BYTE13 11.9.18. DPRX_AUX_BYTE14 11.9.19. DPRX_AUX_BYTE15 11.9.20. DPRX_AUX_BYTE16 11.9.21. DPRX_AUX_BYTE17 11.9.22. DPRX_AUX_BYTE18 11.9.23. DPRX_AUX_I2C0 11.9.24. DPRX_AUX_I2C1 11.9.25. DPRX_AUX_RESET 11.9.26. DPRX_AUX_HPD
11.12. シンク CV2AXI レジスター x
11.12.1. シンク CV2AXI レジスターの概要 11.12.2. シンク CV2AXI レジスターの説明
11.12.2. シンク CV2AXI レジスターの説明 x
11.12.2.1. STATUS (0x50) 11.12.2.2. ACTIVE SAMPLE COUNT (0x52) 11.12.2.3. F0_ACTIVE_LINE_COUNT (0x53) 11.12.2.4. F1_ACTIVE_LINE_COUNT (0x54) 11.12.2.5. TOTAL_SAMPLE_COUNT (0x55) 11.12.2.6. F0_TOTAL_LINE_COUNT (0x56) 11.12.2.7. F1_TOTAL_LINE_COUNT (0x57) 11.12.2.8. COLOR_PATTERN (0x5C) 11.12.2.9. CONTROL (0x64)
1. DisplayPort Intel® FPGA IP のクイック・リファレンス
2. この IP について
3. はじめに
4. DisplayPort Intel® FPGA IP ハードウェア・デザイン例
5. DisplayPort ソース
6. DisplayPort シンク
7. DisplayPort Intel® FPGA IP パラメーター
8. DisplayPort Intel® FPGA IP シミュレーション例
9. DisplayPort API リファレンス
10. DisplayPort ソース・レジスター・マップおよび DPCD ロケーション
11. DisplayPort シンク・レジスター・マップおよび DPCD ロケーション
12. DisplayPort Intel® FPGA IPユーザーガイド・アーカイブ
13. DisplayPort Intel® FPGA IP ユーザーガイド改訂履歴

11.11. シンクでサポートされる DPCD ロケーション

以下の表は、DisplayPort シンクのインスタンス化でサポートされる DPCD ロケーション (またはロケーション・グループ) について説明します。

表 240.  DPCD ロケーション

ロケーション名

アドレス

GPU なし

GPU あり
DPCD_REV

0x0000

Yes

Yes
MAX_LINK_RATE

0x0001

Yes

Yes
MAX_LANE_COUNT

0x0002

Yes

Yes
MAX_DOWNSPREAD

0x0003

Yes

Yes
NORP

0x0004

Yes

Yes
DOWNSTREAMPORT_PRESENT

0x0005

Yes

Yes
MAIN_LINK_CHANNEL_CODING

0x0006

Yes

Yes
DOWN_STREAM_PORT_COUNT

0x0007

Yes

Yes
RECEIVE_PORT0_CAP_0

0x0008

Yes

Yes
RECEIVE_PORT0_CAP_1

0x0009

Yes

Yes
RECEIVE_PORT1_CAP_0

0x000A

Yes

Yes
RECEIVE_PORT1_CAP_1

0x000B

Yes

Yes
I2C_SPEED_CONTROL

0x000C

—

Yes
EDP_CONFIGURATION_CAP

0x000D

—

Yes
TRAINING_AUX_RD_INTERVAL

0x000E

—

Yes
ADAPTER_CAP

0x000F

—

Yes
FAUX_CAP

0x0020

—

Yes
MST_CAP

0x0021

—

Yes
NUMBER_OF_AUDIO_ENDPOINTS

0x0022

—

Yes
GUID

0x0030

Yes

Yes
DWN_STRM_PORTX_CAP

0x0080

Yes

Yes
LINK_BW_SET

0x0100

Yes

Yes
LANE_COUNT_SET

0x0101

Yes

Yes
TRAINING_PATTERN_SET

0x0102

Yes

Yes
TRAINING_LANE0_SET

0x0103

Yes

Yes
TRAINING_LANE1_SET

0x0104

Yes

Yes
TRAINING_LANE2_SET

0x0105

Yes

Yes
TRAINING_LANE3_SET

0x0106

Yes

Yes
DOWNSPREAD_CTRL

0x0107

Yes

Yes
MAIN_LINK_CHANNEL_CODING_SET

0x0108

Yes

Yes
I2C_SPEED_CONTROL

0x0109

—

Yes
EDP_CONFIGURATION_SET

0x010A

—

Yes
LINK_QUAL_LANE0_SET

0x010B

—

Yes
LINK_QUAL_LANE1_SET

0x010C

—

Yes
LINK_QUAL_LANE2_SET

0x010D

—

Yes
LINK_QUAL_LANE3_SET

0x010E

—

Yes
TRAINING_LANE0_1_SET2

0x010F

—

Yes
TRAINING_LANE2_3_SET2

0x0110

—

Yes
MSTM_CTRL

0x0111

—

Yes
AUDIO_DELAY[7:0]

0x0112

—

Yes
AUDIO_DELAY[15:8]

0x0113

—

Yes
AUDIO_DELAY[23:6]

0x0114

—

Yes
ADAPTER_CTRL

0x01A0

—

Yes
BRANCH_DEVICE_CTRL

0x01A1

—

Yes
PAYLOAD_ALLOCATE_SET

0x01C0

—

Yes
PAYLOAD_ALLOCATE_START_TIME_SLOT

0x01C1

—

Yes
PAYLOAD_ALLOCATE_TIME_SLOT_COUNT

0x01C2

 —

Yes
SINK_COUNT

0x0200

Yes

Yes
DEVICE_SERVICE_IRQ_VECTOR

0x0201

Yes

Yes
LANE0_1_STATUS

0x0202

Yes

Yes
LANE2_3_STATUS

0x0203

Yes

Yes
LANE_ALIGN_STATUS_UPDATED

0x0204

Yes

Yes
SINK_STATUS

0x0205

Yes

Yes
ADJUST_REQUEST_LANE0_1

0x0206

Yes

Yes
ADJUST_REQUEST_LANE2_3

0x0207

Yes

Yes
SYMBOL_ERROR_COUNT_LANE0

0x0210

Yes

Yes
SYMBOL_ERROR_COUNT_LANE1

0x0212

Yes

Yes
SYMBOL_ERROR_COUNT_LANE2

0x0214

Yes

Yes
SYMBOL_ERROR_COUNT_LANE3

0x0216

Yes

Yes
TEST_REQUEST 0x0218

—

Yes
TEST_LINK_RATE 0x0219

—

Yes
TEST_LANE_COUNT

0x0220

—

Yes
TEST_CRC_R_Cr

0x0240

Yes

—
TEST_CRC_G_Y

0x0242

Yes

—
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0x0244

Yes

—
TEST_SINK_MISC

0x0246

Yes

—
PHY_TEST_PATTERN 0x0248

Yes

Yes
TEST_80BIT_CUSTOM_PATTERN (0x0250 ～ 0x0259) 0x0250

Yes

Yes
TEST_EDID_CHECKSUM

0x0261

Yes

—
TEST_SINK

0x0270

Yes

Yes
PAYLOAD_TABLE_UPDATE_STATUS

0x02C0

—

Yes
VC_PAYLOAD_ID_SLOT_1_to_63

0x02C1

—

Yes
IEEE_OUI

0x0300

—

Yes
IEEE_OUI

0x0301

—

Yes
IEEE_OUI

0x0302

—

Yes
DEVICE_IDENTIFICATION_STRING

0x0303

—

Yes
HARDWARE_REVISION

0x0309

—

Yes
FWSW_MAJOR

0x030A

—

Yes
FWSW_MINOR

0x030B

—

Yes
RESERVED

0x030C

—

可能
RESERVED

0x030D

—

Yes
RESERVED

0x030E

—

Yes
RESERVED

0x030F

—

Yes
IEEE_OUI

0x0400

—

Yes
IEEE_OUI

0x0401

—

Yes
IEEE_OUI

0x0402

—

Yes
DEVICE_IDENTIFICATION_STRING

0x0403

—

Yes
HARDWARE_REVISION

0x0409

—

Yes
FWSW_MAJOR

0x040A

—

Yes
FWSW_MINOR

0x040B

 —

Yes
RESERVED (0x040C to 0x04FF)

0x040C

 —

Yes
IEEE_OUI

0x0500

Yes

Yes
IEEE_OUI

0x0501

Yes

Yes
IEEE_OUI

0x0502

Yes

Yes
DEVICE_IDENTIFICATION_STRING

0x0503

—

Yes
HARDWARE_REVISION

0x0509

—

Yes
FWSW_MAJOR

0x050A

—

Yes
FWSW_MINOR

0x050B

—

Yes
RESERVED (0x050C to 0x05FF)

0x050C

—

Yes
SET_POWER_STATE

0x0600

Yes

Yes
EDP_DISPLAY_CONTROL

0x0720

Yes

Yes
DOWN_REQ (0x1000 to 0x102F)

0x1000

—

Yes
DOWN_REP (0x1400 to 0x142F)

0x1400

—

Yes
SINK_COUNT_ESI

0x2002

—

Yes
DEVICE_SERVICE_IRQ_VECTOR_ESI0

0x2003

—

Yes
DEVICE_SERVICE_IRQ_VECTOR_ESI1

0x2004

—

Yes
LINK_SERVICE_IRQ_VECTOR_ESI0

0x2005

—

Yes
LANE0_1_STATUS

0x200C

—

Yes
LANE2_3_STATUS_ESI

0x200D

—

Yes
LANE_ALIGN STATUS_UPDATED_ESI

0x200E

—

Yes
SINK_STATUS_ESI

0x200F

—

Yes
レベル 2 の表題