4.3. Arria V、Cyclone V、Stratix Vデバイスの DisplayPort Intel® FPGA IP デザイン例

DisplayPort Intel® FPGA IPユーザーガイド

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ID 683273

日付 10/16/2023

バージョン 23.3-20.0.1

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4.3. Arria V、Cyclone V、Stratix Vデバイスの DisplayPort Intel® FPGA IP デザイン例

DisplayPort Intel® FPGA IP ハードウェア・デザイン例は、DisplayPort Intel® FPGA IP の機能評価に役立ち、独自のデザインを作成するための出発点となります。

注: これらのデザイン例は、インテル® Quartus® Prime スタンダード・エディション開発ソフトウェアでのみ利用可能です。

このデザイン例では、完全に機能する OpenCore Plus 評価バージョンを使用しているため、コアを自由に探索し、ハードウェアでのパフォーマンスを理解することができます。

このデザインは標準 DisplayPort ビデオストリームに対してループスルーを実行します。DisplayPort インターフェイスを持つグラフィック・カードなどの DisplayPort 対応デバイスをトランシーバー・ネイティブ PHY RX と DisplayPort シンク入力に接続します。DisplayPort シンクはポートを標準ビデオストリームにデコードし、クロック・リカバリー・コアに送信します。クロック・リカバリー・コアは、受信したビデオデータとともに送信される元のビデオ・ピクセル・クロックを合成します。フレームバッファーを使用せずにビデオを生成するには、クロックリカバリー機能が必要です。次にクロック・リカバリー・コアは、ビデオデータを DisplayPort ソースとトランシーバー・ネイティブ PHY TX に送信します。ドーターカードの DisplayPort ソースポートはモニターに画像を送信します。

このデザインでは、以下のキットの開発ボードを使用します。

Arria V GX FPGA スターターキット
Cyclone V GT FPGA 開発キット
Stratix V GX FPGA 開発キット

注: 上記とは別のインテル FPGA開発ボードを使用する場合は、デバイス割り当てとピン割り当てを変更する必要があります。これらの変更は assignments.tcl ファイルで行います。別の DisplayPort ドーターカードを使用する場合は、ピン割り当て、プラットフォーム・デザイナーシステム、およびソフトウェアを変更する必要があります。

図 5. ハードウェア・デザインの概要

DisplayPort シンクは、電源投入時に内部ステートマシンを使用してリンク・トレーニングをネゴシエートします。Nios II エンベデッド・プロセッサーがソースリンク管理を行い、ソフトウェアがリンク・トレーニング管理を行います。

図 6. ハードウェア・デザインのブロック図

表 10. ハードウェア・デザインのクロックソース
クロック	周波数	詳細
AUX クロック	16 MHz	補助エンコーダーとデコーダーのプライマリー・クロックソースとして使用されます。詳細は、ソース AUX インターフェイスおよびシンク AUX インターフェイスを参照してください。
コントロール・クロック	60 MHz	ピクセル・クロック・リカバリー (PCR) モジュールのループ・コントローラーおよび fPLL リコンフィグレーション・ブロックに使用されます。
ネイティブ PHY リファレンス・クロック	135 MHz	トランシーバー CMU PLL のネイティブ PHY リファレンス・クロックとして使用されます。
ビデオクロック	160 MHz または 300 MHz	このデモでは、ビデオクロックには 2 つの機能があります。シンク・デコーダーからビデオデータを転送する `rxN_vid_clock` `vid_data` クロックソースとしての PCR モジュールへの入力

注:

rxN_vid_clock シンクデバイスのビデオデータとコントロールの転送に使用される場合、クロック周波数は、アップストリーム・デバイスのストリームクロック (Strm_Clk) / PIXELS_PER_CLOCK と等しいか、それより速くなければなりません。例:

アップストリーム・デバイスがビデオデータを 1080@60 (Strm_Clk = 148.5 MHz) で送信し、シンクデバイスが PIXELS_PER_CLOCK = 1 でコンフィグレーションされている場合、デバイスは rxN_vid_clk を最小周波数の 148.5MHz で駆動する必要があります。
シンクデバイスが PIXELS_PER_CLOCK = 4 でコンフィグレーションされている場合、デバイスは rxN_vid_clk を最小周波数の 37.125MHz (148.5 MHz/4)) で駆動する必要があります。

DisplayPort ハードウェア・デモンストレーションでは、IOPLL を使用して rxN_vid_clock を固定クロック周波数で駆動します。

PIXELS_PER_CLOCK = 4 で HBR2 を使用するデザインでは、4K@60 解析度をサポートするために推奨される rxN_vid_clock 周波数は 160MHz です。
PIXELS_PER_CLOCK = 2 で HBR2 を使用するデザインでは、4K@60 解析度をサポートするために推奨される rxN_vid_clock 周波数は 300MHz です。

表 11. LED 機能開発ボードのユーザー LED は、下表の機能を示すために点灯します。
サポートされるインテル FPGA	説明
USER_LED[0]	この LED は、レーンのトレーニングが成功し、ビデオを送信していることを示します。`rxN_vid_locked` はこの LED を駆動します。この LED は、ソースが良好なビデオを駆動していない場合、消灯します。
USER_LED[1]	この LED は、1 レーンのデザインで点灯します。
USER_LED[2]	この LED は、2 レーンのデザインで点灯します。
USER_LED[3]	この LED は、4 レーンのデザインで点灯します。
USER_LED[7:6]	これらの LED は RX リンクレートを示します。 00 = RBR 01 = HBR 10 = HBR2

ヒント: 独自のデザインを作成する場合は、以下の点に注意してください。

Bitec HSMC ドーターカードは、トランシーバーの極性を反転します。独自のシンク (RX) デザインを作成する場合は、 Invert transceiver polarity オプションを使用して、反転極性を有効または無効にします。
DisplayPort 規格では、1 レーンまたは 2 レーンのアプリケーションでノイズを最小化するために、RX と TX のトランシーバー・チャネルを逆にしています。Bitec ドーターカードをターゲットとする独自のデザインを設計する場合は、以下の信号が同じトランシーバー・チャネルを共有していることを確認してください。
- TX0 および RX3
- TX1 および RX2
- TX2 および RX1
- TX3 および RX0

動作中、PC から DisplayPort ソース解像度 (グラフィックス・カード) を調整し、IP コアへの影響を観察できます。Nios II ソフトウェアは、ソースとシンクの AUX チャネル・アクティビティを表示します。プッシュボタンを押すと、現在の TX および RX MSA が表示されます。

ハードウェア・デモでチャネルがどのように割り当てられるかの例については、 assignments.tcl ファイルを参照してください。

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