6.6. シンク・インターフェイス

表 42. コントローラー・インターフェイス
インターフェイス	ポートの種類	クロックドメイン	ポート	方向	詳細
clk	クロック	なし	`clk`	入力	組み込みコントローラー用のクロック。
reset	リセット	`clk`	`reset`	入力	組み込みコントローラーのアクティブ High リセット信号。
rx_mgmt	AV-MM	`clk`	`rx_mgmt_address[8:0]`	入力	32ビット・ワード・アドレッシング。
			`rx_mgmt_chipselect`	入力	有効な読み取りまたは書き込みアクセスのアサートします。
			`rx_mgmt_read`	入力	読み出し転送を示すためにアサートします。
			`rx_mgmt_write`	入力	書き込み転送を示すためにアサートします。
			`rx_mgmt_writedata[31:0]`	入力	書き込み転送のデータ
			`rx_mgmt_readdata[31:0]`	出力	読み出し転送用のデータ
			`rx_mgmt_waitrequest`	出力	DisplayPort Intel® FPGA IP が読み取りまたは書き込み要求に応答できないときにアサートされます。GPUは、IPが転送を続行する準備ができるまで強制的に待機します。
rx_mgmt_irq	IRQ	`clk`	`rx_mgmt_irq`	出力	IP はこの信号をアサートし、GPU への割り込みを発行します。

コントローラー・インターフェイス

表 43. トランシーバー管理インターフェイス `n` は RX レーン数です。
インターフェイス	ポートの種類	クロックドメイン	ポート	方向	詳細
xcvr_mgmt_clk	クロック	なし	`xcvr_mgmt_clk`	入力	トランシーバー管理クロック。
clk_cal	クロック	なし	`clk_cal`	入力	キャリブレーション・クロック。
rx_reconfig	コンジット	`xcvr_mgmt_clk`	`rx_link_rate_8bits[7:0]`	出力	トランシーバー・リンクレート・リコンフィグレーション・ハンドシェイク。
			`rx_reconfig_req`	出力
			`rx_reconfig_ack`	入力
			`rx_reconfig_busy`	入力
rx_analog_reconfig	コンジット	`xcvr_mgmt_clk`	`rx_vod [2n-1:0]`	出力	トランシーバー・アナログ・リコンフィグレーション・ハンドシェイク。
			`rx_emp [2n-1:0]`	出力
			`rx_analog_reconfig_req`	出力

注: rx_link_rate 8bits[7:0] の値: 0x06 = 1.62 Gbps、0x0a = 2.70 Gbps、0x14 = 5.40 Gbps、0x1e = 8.10 Gbps、0x01 = 10 Gbps

注: rx_link_rate [1:0] は廃止されました。

トランシーバー・リコンフィグレーション・インターフェイス

表 44. ビデオ・インターフェイス `v` は、1 色あたりのビット数、 p は 1 クロックあたりのピクセル数 (1 = single, 2 = dual, and 4 = quad)、`N` はストリーム数です。
インターフェイス	ポートの種類	クロックドメイン	ポート	方向	詳細
rxN_vid_clk	クロック	なし	`rxN_vid_clk`	入力	ビデオ・クロック
rxN_video_out	コンジット	`rx_vid_clk`	`rxN_vid_valid[p-1:0]`	出力	このポートのすべての信号 (`rxN_vid_overflow` を除く) が有効であり、対応するピクセルがアクティブビデオに属する場合に、各ビットがアサートされます。幅は設定可能です。
			`rxN_vid_sol`	出力	ビデオラインの開始。
			`rxN_vid_eol`	出力	ビデオラインの終了。
			`rxN_vid_sof`	出力	ビデオフレームの開始。
			`rxN_vid_eof`	出力	ビデオフレームの終了。
			`rxN_vid_locked`	出力	1 = ビデオロック 0 = ビデオロック解除
			`rxN_vid_overflow`	出力	1 = ビデオデータのオーバーフローが検出されました 0 = オーバーフローは検出されていませんこの信号は常に有効です。
			`rxN_vid_interlace`	出力	1 = インターレース 0 = プログレッシブ
			`rxN_vid_field`	出力	1 = トップフィールド 0 = ボトムフィールド (またはプログレッシブ)
			`rxN_vid_data[3v*p-1:0]`	出力	幅は設定可能です。

ビデオ・インターフェイス

表 45. ビデオ・インターフェイス (RX AXI4 ストリーム・ビデオ・インターフェイス)vは1色あたりのビット数、pは1クロックあたりのピクセル数 (1 = single、2 = dual、4 = quad)。
インターフェイス	ポートの種類	クロックドメイン	ポート	方向	詳細
rx_axi4s_clk	クロック	なし	`rx_axi4s_clk`	入力	AXI4 ストリーム・ビデオ・クロック (300MHz)
rx_axi4s_reset	リセット	rx_axi4s_clk	`rx_axi4s_reset`	入力	AXI4 ストリーム・ビデオ・リセット
rx_axi4s_vid_in	コンジット		`rx_axi4s_vid_in_tdata[(3v+7/8)p8-1:0]`	出力	AXI4 ストリーム・ビデオ・データ
			`rx_axi4s_vid_in_tuser[(3v+7/8)*p-1:0]`	出力	AXI4 ストリームのビデオ・データのフレーム開始
			`rx_axi4s_vid_in_tvalid`	出力	AXI4 ストリーム・ビデオ・データ有効
			`rx_axi4s_vid_in_tready`	入力	AXI4 ストリーム・ビデオ・データ準備完了
			`rx_axi4s_vid_in_tlast`	出力	AXI4 ストリームのビデオ・データのフレーム完了

表 46. AUX インターフェイス
インターフェイス	ポートの種類	クロックドメイン	ポート	方向	詳細
aux_clk	クロック	なし	`aux_clk`	入力	AUX チャネルクロック
aux_reset	リセット	`aux_clk`	`aux_reset`	入力	アクティブ High AUX チャネル・リセット。
rx_aux	コンジット	`aux_clk`	`rx_aux_in`	入力	AUX チャネルデータ入力。
			`rx_aux_out`	出力	AUX チャネルデータ出力。
			`rx_aux_oe`	出力	出力バッファーイネーブル。
			`rx_hpd`	出力	ホットプラグ検出。
			`rx_cable_detect`	入力	アップストリーム・ケーブル検出。
			`rx_pwr_detect`	入力	アップストリーム・パワー検出。
rx_aux_debug	AV-ST	`aux_clk`	`rx_aux_debug_data[31:0]`	出力	フォーマットされたAUXチャネルのデバッグデータ。
			`rx_aux_debug_valid`	出力	このポートの他のすべての信号が有効な場合にアサートされます。
			`rx_aux_debug_sop`	出力	パケットの開始 (AUX リクエストまたはリプライの開始)。
			`rx_aux_debug_eop`	出力	パケットの完了 (AUX リクエストまたはリプライの完了)。
			`rx_aux_debug_err`	出力	IP が現在のバイトでエラーを検出したかどうかを示します。
			`rx_aux_debug_cha`	出力	現在のサイクルで転送されているデータのチャネル番号です。AUXチャネルデータ方向として使用されます。 1 = 応答 (DisplayPort ソースへ) 0 = 要求 (DisplayPort ソースから)
EDID (rx_edid)	AV-MM	`aux_clk`	`rx_edid_address[7:0]`	出力	8ビット・バイト・アドレッシング・アドレス。
			`rx_edid_read`	出力	読み出し転送を示すためにアサートされます。
			`rx_edid_write`	出力	書き込み転送を示すためにアサートされます。
			`rx_edid_writedata[7:0]`	出力	書き込み転送用のデータ
			`rx_edid_readdata[7:0]`	入力	読み出し転送用のデータ
			`rx_edid_waitrequest`	入力	スレーブが読み取りまたは書き込み要求に応答できないときにアサートされます。DisplayPort Intel® FPGA IPがスレーブが転送を続行する準備ができるまで強制的に待機させます。

AUX インターフェイス

表 47. デバッグ・インターフェイス `s` は、1 クロックあたりのシンボル数で、`N` はストリーム数です。
インターフェイス	信号の種類	クロックドメイン	ポート	方向	詳細
Link Parameters (rx_params)	コンジット	aux_clk	`rx_lane_count[4:0]`	出力	現在のリンク・レーン・カウント値をシンクします。
Debugging (rxN_stream)	コンジット	`rx_ss_clk`	`rxN_stream_data[48s–1:0]`	出力	Post scrambler data.
			`rxN_stream_ctrl[4*s–1:0]`	出力	スクランブラー後のカンママーカー。IP は、相対する 8 ビットバイトがカンマコードである場合に各ビットをアサートし、バイトがデータ値である場合に各ビットをデアサートします。ビット 0 は `rxN_stream_data[7:0]` バイトを、ビット 1 は `rxN_stream_data[15:8]` バイトを、それぞれ示します。
			`rxN_stream_valid`	出力	`rxN_stream_data[63:0]` および `rxN_stream_ctrl[7:0]` が有効な場合に 1 クロックサイクル間アサートされます。
			`rxN_stream_clk`	出力	ポートクロック。

デバッグ・インターフェイス

表 48. セカンダリー・インターフェイス `N` はストリーム数です。例えば、 `rx_msa_conduit` は Stream 0、 `rx1_msa_conduit` は Stream 1 を表します。
インターフェイス	信号の種類	クロックドメイン	ポート	方向	詳細
rx_ss_clk	クロック	なし	`rx_ss_clk`	出力	クロック。
MSA (rxN_msa_conduit)	コンジット	`rx_ss_clk`	`rxN_msa[216:0]`	出力	ソースから受信した現在の MSA パラメーターの出力。
Secondary Stream (rxN_ss)	AV-ST	`rx_ss_clk`	`rxN_ss_data[159:0]`	出力	セカンダリー・ストリーミング・インターフェイス。
			`rxN_ss_valid`	出力
			`rxN_ss_sop`	出力
			`rxN_ss_eop`	出力

セカンダリー・ストリーム・インターフェイス

表 49. オーディオ・インターフェイス `m` はRXオーディオチャネルの番号です。`N`はストリームナンバーです。例えば、 `tx_audio` は Stream 0、 `rx1_audio` は Stream 1 を表します。
インターフェイス	信号の種類	クロックドメイン	ポート	方向	詳細
Audio (rxN_audio)	コンジット	`rx_ss_clk`	`rxN_audio_lpcm_data[m*32–1:0]`	出力	N チャネルの32ビット・オーディオ・サンプル・データ。
			`rxN_audio_valid`	出力	`rxN_audio_lpcm_data` に有効なデータが利用可能な場合にアサートされます。
			`rxN_audio_mute`	出力	オーディオがミュートされている場合にアサートされます。
			`rxN_audio_infoframe[39:0]`	出力	Audio InfoFrame パケットを含む 40 ビットのバンドル。

オーディオ・インターフェイス

表 50. RX トランシーバー・インターフェイス `n` は、RXレーンの番号です。 `s` は、1クロックあたりの DisplayPort 1.4 シンボル数です。UHBR10 以下のリンクレートでは、`w = n * s * 10` です。UHBR10 を超えるリンクレートでは、`w = 64` です。
注: DisplayPort 信号を同じ名前のネイティブ PHY 信号に接続します。
インターフェイス	ポートの種類	クロックドメイン	ポート	方向	詳細
RX トランシーバー・インターフェイス	クロック	なし	`rx_std_clkout`	入力	RX トランシーバーのリカバリークロック。 Link Speed Clock (`ls_clk`) に相当します。このインターフェイスのすべてのレーンは、DisplayPort の Lane 0 から供給される単一クロックを使用します。
	コンジット	`rx_xcvr_clkout`	`rx_parallel_data[w–1:0]`	入力	RX トランシーバーからのパラレルデータ。
	コンジット	`rx_xcvr_clkout`	`rx_restart`	出力	RX データがアライメントを失った場合に、RX PHY リセット・コントローラーをリセットするために使用します。注: インテル® Arria® 10、インテル® Cyclone® 10 GX、およびインテル® Stratix® 10 デバイスで必須です。Arria V、Cyclone V、および Stratix V デバイスでは使用されません。
	コンジット	なし	`rx_is_lockedtoref[n–1:0]`	入力	アサートされると、RX CDR PLL がリファレンス・クロックにロックされていることを示します。
	コンジット	なし	`rx_is_lockedtodata[n–1:0]`	入力	アサートされると、RX CDR PLL が受信データにロックされていることを示します。
	コンジット	`rx_xcvr_clkout`	`rx_bitslip[n–1:0]`	出力	手動でビットのスリップを制御するために使用します。
	コンジット	なし	`rx_cal_busy[n–1:0]`	入力	RX トランシーバーからのキャリブレーション進行中の信号。
	コンジット	`xcvr_mgmt_clk`	`rx_analogreset[n–1:0]`	出力	アサートされると、RX CDRがリセットされます。注: Arria V、Cyclone V、Stratix V デバイスに対してのみ必須です。
	コンジット	`xcvr_mgmt_clk`	`rx_digitalreset[n–1:0]`	出力	アサートされると、RX PCSがリセットされます。注: Arria V、Cyclone V、Stratix V デバイスに対してのみ必須です。
	コンジット	`xcvr_mgmt_clk`	`rx_set_locktoref[n–1:0]`	出力	RX CDR 回路を入力リファレンス・クロックの位相と周波数に強制的にロックします。
	コンジット	`xcvr_mgmt_clk`	`rx_set_locktodata[n–1:0]`	出力	RX CDR 回路を受信データに強制的にロックします。

RX トランシーバー・インターフェイス

表 51. HDCP インターフェイス Support HDCP 2.3 および Support HDCP 1.3 パラメーターをオンにしている場合にのみ適用されます。
インターフェイス	ポートの種類	クロックドメイン	ポート	方向	詳細
HDCP Clocks (hdcp_clks)	リセット	–	`hdcp_reset`	入力	HDCP のメイン非同期リセット。
	クロック	–	`crypto_clk`	入力	認証および暗号化レイヤーの HDCP 2.3 クロック。最大200MHzの周波数の任意のクロックを使用することができます。 HDCP 1.3 には適用されません。注: クロック周波数により、認証遅延が決定します。
	クロック	–	`rpt_msg_clk`	入力	コントロールおよびステータス・レジスター・レイヤーのRepeaterレジスターのHDCPクロック。通常、リピーター・ダウンストリームの Nios® II プロセッサーを駆動するクロック (100MHz) を共有します。
Repeater Message インターフェイス (rx_rpt_msg)	Avalon-MM	`rpt_msg_clk`	`rx_rpt_msg_addr[7:0]`	入力	Avalon メモリーマップド・スレーブ・ポートで、Repeater レジスターへのアクセスを提供します。主に、`Receiver ID List` および `RxInfo` で使用します。このインターフェイスは、リピーター・ダウンストリームの Nios II プロセッサー・クロック・ドメインで動作することが想定されています。メッセージのビット部分が非常に大きいため、IPは完全なハンドシェイク・メカニズムを使用してバーストモードでメッセージを転送します。書き込み転送の待機時間は常に0サイクルです。読み出し転送の待機時間は1サイクルです。アドレス指定は、プラットフォーム・デザイナー・フローではワードアドレス指定でアクセスする必要があります。例えば、Nios IIソフトウェアで4をアドレス指定すると、スレーブではアドレス1が選択されます。
			`rx_rpt_msg_wr`	入力
			`rx_rpt_msg_rd`	入力
			`rx_rpt_msg_wrdata[31:0]`	入力
			`rx_rpt_msg_rddata[31:0]`	出力
HDCP Key and Status インターフェイス (rx_hdcp)	コンジット (Key)	`crypto_clk`	`rx_kmem_wait[0]` (HDCP 2.3) `rx_kmem_addr[1]` (HDCP 1.3)	入力	この信号は、キーを読み出す準備ができるまで常にアサートしている状態にします。この信号は、Support HDCP Key Management パラメーターをオンにしている場合は使用できません。
			`rx_kmem_rdaddr[7:0]` (HDCP 2.3) `rx_kmem_rdaddr[13:8]` (HDCP 1.3)	出力	キー読み出しアドレスバス。この信号は、Support HDCP Key Management パラメーターをオンにしている場合は使用できません。
			`rx_kmem_q[31:0]` (HDCP 2.3) `rx_kmem_q[87:32]` (HDCP 1.3)	入力	キー読み出しデータ転送。読み出し転送には、常に 1 サイクルの待機時間があります。この信号は、Support HDCP Key Management パラメーターをオンにしている場合は使用できません。
	Avalon-MM	`clk`	`rx_hdcp1_kmem_wr`	入力	Avalon® メモリーマップド・スレーブポートでは、内部 HDCP 1.3 キーストレージへの書き込みアクセスを提供します。書き込み転送の待機時間は常に 0 です。 Avalon® メモリーマップド・マスターは、プラットフォーム・デザイナー・フローでのアドレス指定をワードアドレス指定としてアクセスします。例えば、 Avalon® メモリーマップド・マスターで 4 をアドレス指定すると、スレーブではアドレス 1 が選択されます。これらの信号は、Support HDCP Key Management パラメーターおよび Support HDCP 1.3 パラメーターをオンにしている場合にのみ使用できます。
			`rx_hdcp1_kmem_wrdata[31:0]`	入力
			`rx_hdcp1_kmem_addr[6:0]`	入力
	Avalon-MM	`hdcp_i2c_clk`	`rx_hdcp2_kmem_wr`	入力	Avalon® メモリーマップド・スレーブポートでは、内部 HDCP 2.3 キーストレージへの書き込みアクセスを提供します。書き込み転送の待機時間は常に 0 です。 Avalon® メモリーマップド・マスターは、プラットフォーム・デザイナー・フローでのアドレス指定をワードアドレス指定としてアクセスします。例えば、 Avalon® メモリーマップド・マスターで 4 をアドレス指定すると、スレーブではアドレス 1 が選択されます。これらの信号は、Support HDCP Key Management パラメーターおよび Support HDCP 2.3 パラメーターをオンにしている場合にのみ使用できます。
			`rx_hdcp2_kmem_wrdata[31:0]`	入力
			`rx_hdcp2_kmem_addr[7:0]`	入力
	コンジット	`rx_std_clkout[0]`	`rx_hdcp1_enabled`	出力	この信号は、着信ビデオと補助データが HDCP 1.3 で暗号化されている場合に、IP によってアサートされます。
			`rx_hdcp2_enabled`	出力	この信号は、着信ビデオと補助データが HDCP 2.3 で暗号化されている場合に、IP によってアサートされます。
			`rx_streamid_type`	出力	0: 受信しているストリームタイプは 0 です。 1: 受信しているストリームタイプは 1 です。
		`clk`	`rx_hdcp1_disable`	入力	この信号をアサートすると、HDCP 1.3 IP が無効になります。注: この信号をトグルした後に、HDCP IP をリセットし (`hdcp_reset`)、ホットプラグ・イベントをトリガーする必要があります。
		`clk`	`rx_hdcp2_disable`	入力	この信号をアサートすると、HDCP 2.3 IP が無効になります。注: この信号をトグルした後に、HDCP IP をリセットし (`hdcp_reset`)、ホットプラグ・イベントをトリガーする必要があります。

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