Eタイル・トランシーバーPHYユーザーガイド

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ID 683723
日付 12/09/2021
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ドキュメント目次
ドキュメント目次 x
1. Eタイル・トランシーバーPHYの概要 2. トランシーバーPHYレイヤーの実装 3. Eタイル・トランシーバーPHYのアーキテクチャー 4. クロック・ネットワーク 5. PMAのキャリブレーション 6. トランシーバー・チャネルのリセット 7. ダイナミック・リコンフィグレーション 8. ダイナミック・リコンフィグレーションの例 9. レジスターマップ 10. Eタイル・トランシーバー・リンクのデバッグ A. E-Tile Channel Placement Tool B. PMA Direct PAM4 30Gbpsから57.8Gbpsの実装 C. 信号検出アルゴリズム D. ミッションモードからチャネル保護モードへのリコンフィグレーションの詳細手順 E. チャネル保護モードからミッションモードへのリコンフィグレーションの詳細手順 F. ホールド時間違反
1. Eタイル・トランシーバーPHYの概要 x
1.1. サポートされている機能 1.2. Eタイルのレイアウト ( インテル® Stratix® 10デバイスバリアント) 1.3. Eタイルのレイアウト ( インテル® Agilex™ Fシリーズ・デバイス・バリアント) 1.4. トランシーバー数 1.5. Eタイルのビルディング・ブロック 1.6. Eタイル・トランシーバーPHYの概要の改訂履歴
1.2. Eタイルのレイアウト ( インテル® Stratix® 10デバイスバリアント) x
1.2.1. インテル® Stratix® 10 TX HタイルおよびEタイルのコンフィグレーション 1.2.2. インテル® Stratix® 10 MX HタイルおよびE タイルのコンフィグレーション 1.2.3. インテル® Stratix® 10 DX PタイルおよびEタイルのコンフィグレーション
1.5. Eタイルのビルディング・ブロック x
1.5.1. GXEトランシーバー・チャネル 1.5.2. GXEチャネルの使用 1.5.3. リファレンス・クロック 1.5.4. イーサネット・ハードIP (EHIP) 1.5.5. サポートされているアプリケーション/モード 1.5.6. トランシーバー・タイル間の機能比較
2. トランシーバーPHYレイヤーの実装 x
2.1. ネイティブPHY IPコアのトランシーバーのデザインフロー 2.2. ネイティブPHY IPコアのコンフィグレーション 2.3. トランシーバーPHYレイヤーの実装の改訂履歴
2.1. ネイティブPHY IPコアのトランシーバーのデザインフロー x
2.1.1. EタイルネイティブPHY IPコア
2.2. ネイティブPHY IPコアのコンフィグレーション x
2.2.1. GeneralパラメーターとDatapathパラメーター 2.2.2. PMAパラメーター 2.2.3. Core Interfaceオプション 2.2.4. PMA Interface 2.2.5. PMA Adaptationパラメーター 2.2.6. リードソロモン順方向誤り訂正 (RS-FEC) パラメーター 2.2.7. Resetのパラメーター 2.2.8. Dynamic Reconfigurationのパラメーター 2.2.9. デスキューロジック 2.2.10. ポート情報 2.2.11. PLLモード 2.2.12. シンプレックスのサポート
2.2.2. PMAパラメーター x
2.2.2.1. TX PMAのオプション 2.2.2.2. TX PMA Pre-equalization 2.2.2.3. RX PMAのオプション 2.2.2.4. RX PMA Optional Ports
2.2.3. Core Interfaceオプション x
2.2.3.1. Core Interfaceのパラメーター 2.2.3.2. TX Clock Options 2.2.3.3. RX Clock Options 2.2.3.4. Latency Measurement Options
2.2.4. PMA Interface x
2.2.4.1. PMAインターフェイスのオプション 2.2.4.2. Gearbox 64/66
2.2.6. リードソロモン順方向誤り訂正 (RS-FEC) パラメーター x
2.2.6.1. Fibre-Channel ModeとCPRI Mode 2.2.6.2. 128 GFCモード 2.2.6.3. 25 GbE FEC Directモード 2.2.6.4. Interlakenモード
3. Eタイル・トランシーバーPHYのアーキテクチャー x
3.1. フィジカル・メディア・アタッチメント (PMA) アーキテクチャー 3.2. フィジカル・コーディング・サブレイヤー (PCS) アーキテクチャー 3.3. リードソロモン順方向誤り訂正 (RS-FEC) のアーキテクチャー 3.4. Eタイル・トランシーバーPHYのアーキテクチャーの改訂履歴
3.1. フィジカル・メディア・アタッチメント (PMA) アーキテクチャー x
3.1.1. トランスミッターPMA 3.1.2. レシーバーPMA 3.1.3. PMA調整 3.1.4. デュプレックス・アダプテーション・フロー 3.1.5. RXシンプレックス・アダプテーション・フロー 3.1.6. ダイナミック・リコンフィグレーション・アダプテーション・フロー 3.1.7. ループバック・モード 3.1.8. PMAインターフェイス 3.1.9. TX PMAボンディング 3.1.10. 未使用のトランシーバー・チャネル 3.1.11. 低電力モード (LPM)
3.1.1. トランスミッターPMA x
3.1.1.1. 高速差動トランスミッター 3.1.1.2. グレイ・エンコーダー/プリコーダー 3.1.1.3. シリアライザー 3.1.1.4. データパターンの生成
3.1.1.1. 高速差動トランスミッター x
3.1.1.1.1. 高速トランスミッター・ライン・バッファー 3.1.1.1.2. TXイコライザー
3.1.2. レシーバーPMA x
3.1.2.1. レシーバーバッファー 3.1.2.2. クロック・データ・リカバリー (CDR) ブロック 3.1.2.3. 入力サンプラー 3.1.2.4. デシリアライザー 3.1.2.5. データパターンの検証
3.1.2.1. レシーバーバッファー x
3.1.2.1.1. プログラム可能な終端モード 3.1.2.1.2. RXアダプテーション・モード
3.1.3. PMA調整 x
3.1.3.1. PMA調整の目的 3.1.3.2. PMA起動フロー 3.1.3.3. PMA調整ガイドライン 3.1.3.4. PMA調整の一般的なガイドライン
3.1.7. ループバック・モード x
3.1.7.1. 内部シリアル・ループバック・パス 3.1.7.2. リバース・パラレル・ループバック・パス
3.1.9. TX PMAボンディング x
3.1.9.1. トランシーバー・インターフェイスのデスキューロジック 3.1.9.2. 専用平衡型PLLリファレンス・クロック・ツリー
3.1.10. 未使用のトランシーバー・チャネル x
3.1.10.1. 使用中のタイル内の未使用トランシーバー・チャネル 3.1.10.2. 完全に未使用のタイル内にある未使用のトランシーバー・チャネル 3.1.10.3. 高速PAM4モードの未使用のトランシーバー・チャネル 3.1.10.4. ミッションモードからチャネル保護モードへのリコンフィグレーション 3.1.10.5. チャネル保護モードからミッションモードへのリコンフィグレーション
3.3. リードソロモン順方向誤り訂正 (RS-FEC) のアーキテクチャー x
3.3.1. RS-FECモード
4. クロック・ネットワーク x
4.1. リファレンス・クロック・ピン 4.2. コア・クロック・ネットワークのユースケース 4.3. クロック・ネットワークの改訂履歴
4.1. リファレンス・クロック・ピン x
4.1.1. リファレンス・クロック・ピンのQSF割り当て 4.1.2. リファレンス・クロックのダイナミック・リコンフィグレーション
4.2. コア・クロック・ネットワークのユースケース x
4.2.1. PMA Directチャネル 25Gbps x 1 (FECオン、シングルFECブロック内) 4.2.2. PMA Direct チャネル10Gbps x 1 (FECオフ) 4.2.3. PMA Directチャネル 25Gbps x 4 (FECオン、シングルFECブロック内) 4.2.4. PMA Direct 25Gbps x 4 (FECオフ) 4.2.5. PMA Direct 10.3125Gbps x 4 4.2.6. PMA Direct 100GE 25Gbps x 4 (FECオン) 4.2.7. PMA Direct 100GE PAM4 50Gbps x 2 (アグリゲートFECオン) 4.2.8. PMA Direct High Data Rate (FECオフ)
4.2.3. PMA Directチャネル 25Gbps x 4 (FECオン、シングルFECブロック内) x
4.2.3.1. マスター - スレーブ・コンフィグレーション: オプション1 4.2.3.2. マスター - スレーブ・コンフィグレーション: オプション2
5. PMAのキャリブレーション x
5.1. PMAのキャリブレーションの改訂履歴
6. トランシーバー・チャネルのリセット x
6.1. リセットが必要な場合 6.2. リセットの方法 6.3. リセットブロックのアーキテクチャー 6.4. PMAアナログリセット 6.5. ハイレベルの仕様 6.6. マスター - スレーブ・クロッキング・オプション2のリセットの詳細 6.7. インテル® Quartus® Primeインスタンス化トランシーバー・リセット・シーケンサー 6.8. ブロック図 6.9. インターフェイス 6.10. トランシーバー・チャネルのリセットの改訂履歴
6.2. リセットの方法 x
6.2.1. Eタイル・トランシーバーのディスエーブル 6.2.2. リセット・コントローラーのクロックソースを選択する
6.5. ハイレベルの仕様 x
6.5.1. 自動リセットモード 6.5.2. 手動リセットモード 6.5.3. リセット・コントローラーのバイパス
6.5.3. リセット・コントローラーのバイパス x
6.5.3.1. リセット・コントローラーのバイパスポート 6.5.3.2. リセット・コントローラーのバイパスのリセット手順
6.9. インターフェイス x
6.9.1. ネイティブPHY GUIのリセット・パラメーター 6.9.2. HDLポート/インターフェイス
7. ダイナミック・リコンフィグレーション x
7.1. チャネルブロックのダイナミック・リコンフィグレーション 7.2. ダイナミック・リコンフィグレーション最大データレートの切り替え 7.3. ダイナミック・リコンフィグレーション・インターフェイスとのインタラクション 7.4. サポートされない機能 7.5. ダイナミック・リコンフィグレーション・インターフェイスからの読み出し 7.6. ダイナミック・リコンフィグレーション・インターフェイスへの書き込み 7.7. 複数のリコンフィグレーション・プロファイル 7.8. アービトレーション 7.9. PMAダイナミック・リコンフィグレーションに関する推奨事項 7.10. ダイナミック・リコンフィグレーションの実行手順 7.11. PMA属性の詳細 7.12. 特殊なケースでのダイナミック・リコンフィグレーション・フロー 7.13. ポートとパラメーター 7.14. エンベデッド・デバッグ機能 7.15. タイミング・クロージャーに関する推奨事項 7.16. トランシーバー・レジスター・マップ 7.17. IPコンフィグレーション設定をロードする 7.18. ダイナミック・リコンフィグレーションの改訂履歴
7.7. 複数のリコンフィグレーション・プロファイル x
7.7.1. リコンフィグレーション・ファイル 7.7.2. エンベデッド・リコンフィグレーション・ストリーマー
7.7.2. エンベデッド・リコンフィグレーション・ストリーマー x
7.7.2.1. レジスター0x40140 7.7.2.2. レジスター0x40141
7.12. 特殊なケースでのダイナミック・リコンフィグレーション・フロー x
7.12.1. リファレンス・クロックの切り替え 7.12.2. PMA設定のリコンフィグレーション
7.12.1. リファレンス・クロックの切り替え x
7.12.1.1. refclk[0, 1, 2, 3, 4, 5, 6, 7] リファレンス・クロックの任意の2つのクロック間の切り替え、または refclk[0, 2, 3, 4, 5, 6, 7, 8] のリファレンス・クロック周波数の変更 7.12.1.2. refclk[0, 1, 2, 3, 4, 5, 6, 7] と refclk[8] 間の切り替え 7.12.1.3. refclk[1] リファレンス・クロック周波数の変更
7.14. エンベデッド・デバッグ機能 x
7.14.1. Native PHY Debug Master Endpoint (NPDME) 7.14.2. Optional Dynamic Reconfiguration Logic
7.14.2. Optional Dynamic Reconfiguration Logic x
7.14.2.1. ケイパビリティー・レジスター 7.14.2.2. コントロール・レジスターおよびステータスレジスター
7.17. IPコンフィグレーション設定をロードする x
7.17.1. IPコンフィグレーション設定をロードするプロセス 7.17.2. PMA属性を設定するための代替方法
8. ダイナミック・リコンフィグレーションの例 x
8.1. リセット・コントローラーを自動モードで使用したデュプレックスPMAのリコンフィグレーション 8.2. PRBS使用モデル 8.3. PMAエラー・インジェクション 8.4. PMAレシーバー・イコライゼーション・アダプテーションの使用モデル 8.5. ユーザー定義パターンの例 8.6. 減衰値 (VOD) のコンフィグレーション 8.7. ポスト・エンファシス値のコンフィグレーション 8.8. pretap1 値のコンフィグレーション 8.9. PMAドライバーのTX極性の反転 8.10. PMAドライバーのRX極性の反転 8.11. アダプティブ・エンジンによって調整可能なPMAパラメーターのコンフィグレーション 8.12. ネイティブPHY IPを使用したPMAパラメーターのコンフィグレーション 8.13. 複数のチャネルで低電力モードをイネーブルする 8.14. RXの初期化 8.15. RXイコライゼーションをリセットする 8.16. ダイナミック・リコンフィグレーションの例の改訂履歴
8.12. ネイティブPHY IPを使用したPMAパラメーターのコンフィグレーション x
8.12.1. ネイティブPHY IPを使用したPMA起動フロー 8.12.2. ネイティブPHY IP GUIの詳細 8.12.3. PMAコンフィグレーションのロード
9. レジスターマップ x
9.1. PMAレジスターマップ 9.2. PMA属性コード 9.3. PMAレジスター0x200から0x203の使用 9.4. PMA属性コード0x0005および0x0006でサポートされるデータレート比 9.5. RS-FECレジスター 9.6. レジスターマップの改訂履歴
9.1. PMAレジスターマップ x
9.1.1. PMAケイパビリティー・レジスター 9.1.2. PMAコントロール・レジスターおよびステータスレジスター 9.1.3. PMA Avalon® Memory-Mappedインターフェイス
9.2. PMA属性コード x
9.2.1. 0x0001: PMAのイネーブル/ディスエーブル 9.2.2. 0x0002: PMA PRBS設定 9.2.3. 0x0003: データ比較のセットアップと開始/停止 9.2.4. 0x0005: TXチャネル分周比 9.2.5. 0x0006: RXチャネル分周比 9.2.6. 0x0008: 内部シリアル・ループバックおよびリバース・パラレル・ループバック制御 9.2.7. 0x000A: レシーバー調整制御 9.2.8. 0x000E: RXフェーズスリップ 9.2.9. 0x0011: PMA TX/RXキャリブレーション 9.2.10. 0x0013: TX/RX極性およびグレイコードのエンコーディング 9.2.11. 0x0014: TX/RX幅モード 9.2.12. 0x0015: TXイコライゼーション 9.2.13. 0x0017: エラー・カウンター・リセット 9.2.14. 0x0018: ステータス/デバッグレジスター 9.2.15. 0x0019: ステータス/デバッグレジスターの次の書き込みフィールド 9.2.16. 0x001A: ステータス/デバッグレジスターの次の読み出しフィールド 9.2.17. 0x001B: TXエラー・インジェクション信号 9.2.18. 0x001C: 着信RXデータキャプチャ 9.2.19. 0x001E: エラー・カウント・ステータス 9.2.20. 0x0020: 電気的アイドル検出器 9.2.21. 0x002B: RX終端とTXドライバーのトライステート動作 9.2.22. 0x0030: PMA多重化クロックスワップ 9.2.23. 0x0126: レシーバー調整パラメーターの読み出し 9.2.24. 属性を使用したPMAアナログ・パラメーターの読み出しと書き込み
9.2.24. 属性を使用したPMAアナログ・パラメーターの読み出しと書き込み x
9.2.24.1. PMAアナログ・パラメーターの読み出し 9.2.24.2. PMAアナログ・パラメーターの更新 9.2.24.3. パラメーターをレシーバーにロードする 9.2.24.4. パラメーター値の固定 9.2.24.5. NRZ/PAM4のアイの高さの読み出し 9.2.24.6. 電気的アイドル検出器のフィルタリングのイネーブルとディスエーブル、および電気的アイドル検出器ステータスの読み出し 9.2.24.7. 初期アダプテーションのエフォートレベル
9.3. PMAレジスター0x200から0x203の使用 x
9.3.1. PMAアナログリセット 9.3.2. PRBS モードと内部シリアル・ループバックを設定する 9.3.3. アダプテーションを開始し、PMAをミッションモードにする 9.3.4. 物理チャネル番号を読み出す 9.3.5. PMAアダプテーション・ステータスを確認する 9.3.6. PMAコンフィグレーションをロードする
9.5. RS-FECレジスター x
9.5.1. rsfec_top_clk_cfg 9.5.2. rsfec_top_tx_cfg 9.5.3. rsfec_top_rx_cfg 9.5.4. tx_aib_dsk_conf 9.5.5. rsfec_core_cfg 9.5.6. rsfec_lane_cfg 9.5.7. tx_aib_dsk_status 9.5.8. rsfec_debug_cfg 9.5.9. rsfec_lane_tx_stat 9.5.10. rsfec_lane_tx_hold 9.5.11. rsfec_lane_tx_inten 9.5.12. rsfec_lane_rx_stat 9.5.13. rsfec_lane_rx_hold 9.5.14. rsfec_lane_rx_inten 9.5.15. rsfec_lanes_rx_stat 9.5.16. rsfec_lanes_rx_hold 9.5.17. rsfec_lanes_rx_inten 9.5.18. rsfec_ln_mapping_rx 9.5.19. rsfec_ln_skew_rx 9.5.20. rsfec_cw_pos_rx 9.5.21. rsfec_core_ecc_hold 9.5.22. rsfec_err_inj_tx 9.5.23. rsfec_err_val_tx 9.5.24. rsfec_corr_cw_cnt (Low) 9.5.25. rsfec_corr_cw_cnt (High) 9.5.26. rsfec_uncorr_cw_cnt (Low) 9.5.27. rsfec_uncorr_cw_cnt (High) 9.5.28. rsfec_corr_syms_cnt (Low) 9.5.29. rsfec_corr_cw_cnt (High) 9.5.30. rsfec_corr_0s_cnt (Low) 9.5.31. rsfec_corr_0s_cnt (High) 9.5.32. rsfec_corr_1s_cnt (Low) 9.5.33. rsfec_corr_1s_cnt (High)
10. Eタイル・トランシーバー・リンクのデバッグ x
10.1. E-Tile Transceiver Toolkitの概要 10.2. Eタイル・トランシーバー・デバッグ・フローの説明 10.3. デザインを変更してトランシーバーのデバッグを可能にする 10.4. インテルFPGAにデザインをプログラムする 10.5. E-Tile Transceiver Toolkitにデザインをロードする 10.6. Eタイル・ハードウェア接続を検証する 10.7. トランシーバーのテストを実行する 10.8. PMAアナログ設定を制御する 10.9. Eタイル・トランシーバー・リンクのデバッグの改訂履歴
10.3. デザインを変更してトランシーバーのデバッグを可能にする x
10.3.1. パラメーター・エディターにおけるEタイル・トランシーバーIPのデバッグ・パラメーター 10.3.2. パラメーター・エディターでの インテル® Stratix® 10 Eタイル・トランシーバー・ネイティブPHY IPデバッグ・パラメーター 10.3.3. Eタイル・トランシーバーIPのインスタンス化とパラメーター化
10.7. トランシーバーのテストを実行する x
10.7.1. BERテストの実行 10.7.2. リンク最適化テスト 10.7.3. Eye Viewerテストの実行
A. E-Tile Channel Placement Tool x
A.1. E-Tile Channel Placement Toolの改訂履歴
B. PMA Direct PAM4 30Gbpsから57.8Gbpsの実装 x
B.1. ビルディング・ブロックおよび考慮事項 B.2. 新しい インテル® Quartus® Primeプロ・エディション・デザインの開始 B.3. コンフィグレーション・クロック・ソースの選択 B.4. トランシーバー・ネイティブPHY IPのインスタンス化 B.5. In-System Sources and Probes Intel FPGA IPのインスタンス化 B.6. トップレベルの接続の作成 B.7. ピンの割り当て B.8. ボードの起動 B.9. デバッグツール B.10. PMA Direct PAM4 30Gbpsから57.8Gbps実装の改訂履歴
B.9. デバッグツール x
B.9.1. トランシーバー信号の監視
C. 信号検出アルゴリズム x
C.1. 信号検出アルゴリズムの改訂履歴
D. ミッションモードからチャネル保護モードへのリコンフィグレーションの詳細手順 x
D.1. ミッションモードからチャネル保護モードへのリコンフィグレーションの詳細手順の改訂履歴
E. チャネル保護モードからミッションモードへのリコンフィグレーションの詳細手順 x
E.1. チャネル保護モードからミッションモードへのリコンフィグレーションの詳細手順の改訂履歴
F. ホールド時間違反 x
F.1. ホールドタイミング違反の改訂履歴
1. Eタイル・トランシーバーPHYの概要
2. トランシーバーPHYレイヤーの実装
3. Eタイル・トランシーバーPHYのアーキテクチャー
4. クロック・ネットワーク
5. PMAのキャリブレーション
6. トランシーバー・チャネルのリセット
7. ダイナミック・リコンフィグレーション
8. ダイナミック・リコンフィグレーションの例
9. レジスターマップ
10. Eタイル・トランシーバー・リンクのデバッグ
A. E-Tile Channel Placement Tool
B. PMA Direct PAM4 30Gbpsから57.8Gbpsの実装
C. 信号検出アルゴリズム
D. ミッションモードからチャネル保護モードへのリコンフィグレーションの詳細手順
E. チャネル保護モードからミッションモードへのリコンフィグレーションの詳細手順
F. ホールド時間違反

3.1.1.4. データパターンの生成

データ・パターン・ジェネレーターは、Design for Test (DFT) 機能です。この機能により、PHYによるPMAデバッグ用のデータ・トラフィックの生成が、上位プロトコル・スタック・レイヤーを使わずに可能になります。

Eタイルに備えられているオンチップの疑似ランダムパターン生成ブロックは、すべてのビットモードで動作し、複数のパターンを生成できます。さらに、80ビットのユーザー定義パターンも生成できます。

パターンには、NRZとPAM4の両方をサポートするものもあります。疑似ランダム・ビット・シーケンス (PRBS) NRZパターンは、PAM4パターンとは異なります。CEIOIFやIEEE803.2などの仕様が異なると、4次PAM4パターンの参照方法が異なります。QPRBS13はPRBSQ13と同一です。QPRBS31はPRBSQ31と同一です。

OIF Clause 16: CEI-56G-VSR-PAM4 Very Short Reach Interfaceの仕様で定義されているように、PRBSQ13の各サイクルは通常、8191個の一意のシンボルの長さです。各サイクルは、PRBS13パターンの2回の繰り返しからのビットのグレイ・コーディングとPAM4エンコーディングによって形成され、トランスミッターのコンプライアンス・テストに使われます。

図 49. QPRBS13-CEIパターン

PRBS13Qパターンの生成について詳しくは、CEI-56G-VSR-PAM4の仕様を参照してください。同様のラインで、PRBS31Qパターンは、231 -1シンボルの長さの繰り返しです。これは、PRBS31パターンのグレイ・コーディングとPAM4エンコーディングによって形成されています。このパターンは、レシーバーのテストに使われます。

注: グレイ・エンコーディングは、PAM4パターンではデフォルトでイネーブルされています。
表 40.  サポートされているプログラム可能なNRZおよびPAM4パターン
NRZモード PAM4モード
PRBS7 PRBS7Q
PRBS9 PRBS9Q
PRBS11 PRBS11Q
PRBS13 PRBS13Q
PRBS15 PRBS15Q
PRBS23 PRBS23Q
PRBS31 PRBS31Q
ユーザー定義の80ビットパターン

上の表内のパターンの詳細は次のとおりです。

2 7 -1 PRBS pattern この標準PRBSパターン 10 は、生成多項式x7 + x6 + 1に基づいています (ITU V.29を参照)。

2 9 –1 PRBS pattern このPRBSパターンは、生成多項式x9 + x5 + 1に基づいています (CCITT O.151 / ITU-T O.151を参照)。

2 11 -1PRBS pattern このPRBSパターンは、生成多項式x11 + x9 + 1に基づいています (CCITT O.151/ITU-T O.151を参照)。

2 13 -1PRBS pattern このPRBSパターンは、生成多項式x13 + x12 + x2 + x + 1に基づいています (CCITT O.151/ITU-T O.151を参照)。

2 15 -1 PRBS pattern このPRBSパターン 11は、生成多項式x15 + x14 + 1に基づいています (CCITT O.151/ITU-T O.151を参照)。

2 23 -1 PRBS pattern このPRBSパターン 12は、生成多項式x23 + x18 + 1に基づいています (CCITT O.151/ITU-T O.151を参照)。

2 31 -1 PRBS pattern このPRBSパターン 13は、生成多項式x31 + x28 + 1に基づいています。

レジスターの読み出し/書き込みのサポートおよびプログラミングの詳細に関しては、PCSレジスターマップ、およびPMA属性コード を参照して、パラメーターをコンフィグレーションしてください。

関連情報
10 このパターンは127ビットごとに繰り返されます。このパターンをPRBSレシーバーで使用することで、ループバック・テストが容易になります。このパターンにより、外部チップ上の他のトランシーバー・チャネルTX/RX Macroレシーバーとのチップ間通信のテストが容易になり、ビット・エラー・レート・テスター (BERT) などの機器に供給されます。
11 この多項式によって提供されるデータパターンは、クロックおよびデータリカバリー回路にとってより困難です。連続して最大15個の1、または14個の0のランレングスがパターンに埋め込まれます。このパターンは、215–1ビット (約32.8Kb) ごとに繰り返されます。
12 この多項式によって提供されるデータパターンは、クロックおよびデータリカバリー回路にとってより困難です。連続して最大23個の1、または22個の0のランレングスがパターンに埋め込まれます。このパターンは、223–1ビット (約8.4Mb) ごとに繰り返されます。
13 この多項式によって生成されるデータパターンのランレングスは、連続して最大31個の1、または30個の0です。このパターンは、231–1ビット (約2.15ギガビット) ごとに繰り返されます。
レベル 2 の表題