2.3. トランシーバーPHYレイヤーの実装の改訂履歴

Eタイル・トランシーバーPHYユーザーガイド

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ID 683723

日付 12/09/2021

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2.3. トランシーバーPHYレイヤーの実装の改訂履歴

ドキュメント・バージョン	変更内容
2021.11.16	次の変更を行いました。ポート情報のパラレルデータの表で、TX/RX PMAインターフェイス幅を40に修正しました。
2021.10.04	次の変更を行いました。 Gearbox 64/66 のGearbox RXビットスリップ動作の説明を更新しました。
2021.02.10	次の変更を行いました。 SerDes/Output Driver Enable ModeのQSF割り当てを `hssi_xcvr_set_init_seq_serd_en` から `set_int_seq_serd_en` に変更しました。 Port Information で `rx_pma_elecidle` を入力ポートから出力ポートに変更しました。 `i_rsfec_pld_ready` の接続方法に次の説明を追加しました。アクティブレーンの場合は `rx_is_lockedtodata` から派生し、非アクティブレーンの場合は結び付けられます (1'b1に固定されます)。
2020.07.10	次の変更を行いました。 SerDes/Output Driver Enable Modeのセクションを追加し、電源投入後にTXトライステート値を変更する方法の説明を含めました。 SerDes POR Exit Configurationの説明に詳細を追加しました。 RF_P1 ThresholdおよびRF_P0 ThresholdをInitial Adaptation Parameters の表から削除しました。 `fifo` ポートの説明を更新しました。 `rsfec_o` ポートを追加しました。
2020.06.02	次の変更を行いました。ポートのクロックドメインを追加しました。デスキューマーカーの生成方法に関する情報を追加しました。 SerDes/Output Driver Enable Modeのシンプレックス・サポートのパラメーターを更新しました。 `tx_clkout` と `tx_clkout2` クロックは、相互に非同期 (位相関係なし)です。また、ネイティブPHY IPから出力される他のクロックに対しても非同期 (位相関係なし)です。この2つのクロック間でデータ転送を行うには、対策を講じる必要があります。`rx_clkout` と `rx_clkout2` 、`pll_clkout` と `pll_clkout2`の間でも同じことが言えます。 Latency Measurement Options を追加しました。 Simplex Supportのパラメーターの表で、指定できる値を更新しました。
2020.01.31	次の変更を行いました。 Enable de-skew、Preserve Unused Transceiver Channels、SerDes/Output Driver Enable Mode、およびSerDes POR Exit Configuration オプションをGeneralパラメーターとDatapathパラメーターに追加しました。次の2つの図を追加しました。ダブル幅モードがオフのデスキューパルス (フルレート) とダブル幅モードがオンのデスキューパルス (ハーフレート)
2019.10.11	次の変更を行いました。 RXデスキューロジックを更新しました。「ネイティブPHY TXおよびRXデータパスのビットマッピング」を追加しました。シンプレックス・モードを追加しました。インテル® Agilex™ デバイスのドキュメントへの関連情報リンクを追加しました。
2019.07.29	次の変更を行いました。 PLL Mode に次の説明を追加して明確化しました: これは、外部EMIBクロッキング・コンフィグレーションに使われます ( 25Gbps PMA Directチャネル x 4 (FECオン、シングルFECブロック内のユースケースを参照してください)。「RS-FEC 78ビットバス」および「80ビットデータのネイティブPHY IPダブル幅TX/RXポート」の表に値を追加しました。「EタイルネイティブPHY PLLポート」の表を追加しました。デスキューロジックを追加しました。レイテンシー・ポートについて、EタイルハードIPユーザーガイド: イーサネットインテルFPGA IP向けEタイルハードIPおよび EタイルCPRI PHY インテル® FPGA IP の「レイテンシー測定」のセクションへのリンクを追加しました。
2019.04.19	次の変更を行いました。「TX PMA事前イコライゼーション」の表を更新して、「PAM4およびNRZ信号のTXイコライゼーションの設定」の表と一致させました。 `rsfec_signal_ok` および `i_rsfec_pld_ready` ポートを「ポート情報」の表に追加しました。 Gearbox 64/66 を追加しました。「ネイティブPHY TXおよびRXデータパスのビットマッピング」を追加しました。
2019.02.04	次の変更を行いました。 PMAアダプテーションを追加しました。 TX PMAのリファレンス・クロックの最大周波数を500から700に変更しました。 RX PMAリファレンス・クロックの最大周波数を500から700に変更しました。
2018.10.08	次の変更を行いました。次の変更を行いました。デザインフローの説明を「ネイティブPHY IPコアのトランシーバー・デザイン・フロー」のセクションで変更しました。「General、Datapath Options、Common PMA Options」の表に、新しいパラメーターを追加し、パラメーター値と説明を更新しました。「TX PMAのオプション」の表のTX PMA data rateパラメーターの説明に注記を追加しました次のセクションを追加しました。リードソロモン順方向誤り訂正 (RS-FEC) パラメーターファイバーチャネルおよびCPRIモード 128 GFCモード 25 GbE FEC Directモード Interlakenモード Use default TX PMA pre-equalization settingsパラメーターの説明を「TX PMA事前イコライゼーション」の表で変更しました。「PMAインターフェイスのオプション」の図を変更しました。「ネイティブPHY IPコアパラメーター・エディター」の図を更新しました。「General, Datapath, and Common PMA Options」の図を更新しました。「PMAインターフェイスのオプション」の表に次のパラメーターを追加しました Enable tx_enh_pmaif_fifo_almost_full port Enable tx_enh_pmaif_fifo_almost_empty port Enable tx_enh_pmaif_fifo_overflow port Enable tx_enh_pmaif_fifo_underflow port Enable rx_pmaif_fifo_underflow port Enable rx_enh_pmaif_fifo_overflow port
2018.08.08	次の変更を行いました。 Transceiver mode パラメーターの説明を「General、Datapath、およびCommon PMA Options」の表で変更しました。
2018.07.18	次の変更を行いました。 PMA Direct high data rate PAM4モードに対するデスキュービットに関する詳細な説明を「パラレルデータ」の表に追加しました。「ポート図」を削除しました。
2018.05.15	次の変更を行いました。 PMA Directモードの詳細な説明を「ネイティブPHY IPコアのトランシーバー・デザイン・フロー」のセクションに追加しました。「ネイティブPHY IPコアのパラメーター・エディター」の図を更新しました。「コア・インターフェイスのパラメーター」の表で次のパラメーターに詳細な説明を追加しました。 Enable TX double width transfer Enable RX double width transfer 「ポート情報」の表を追加しました。次のパラメーターを「General、Datapath Options、およびCommon PMA Options」の表で変更しました。 Enable RS-FECパラメーターを削除しました。 Enable datapath and interface reconfigurationパラメーターを削除しました。 Transceiver modeパラメーターの値と説明を変更しました。次のパラメーターを「TX PMA Options」の表に追加しました。 TX PMA clockout post divider TX PMA reference clock frequency 次のパラメーターを「RX PMA Options」の表に追加しました。 RX PMA clockout post divider RX PMA reference clock frequency 「リセット・パラメーター」のセクションを追加しました。「ダイナミック・リコンフィグレーションのパラメーター」のセクションを追加しました。次のポートを「ポート情報」の表に追加しました。 `reconfig_waitrequest` `reconfig_readdata` `reconfig_writedata` `reconfig_address` `reconfig_read` `reconfig_write` `reconfig_reset` `reconfig_clk` 「パラレルデータ」の表を追加しました。
2018.01.31	初版