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1. Video and Vision Processing Suiteについて
2. Video and Vision Processing IPのスタートガイド
3. Video and Vision Processing IPの機能の説明
4. Video and Vision Processing IPインターフェイス
5. Video and Vision Processing IPレジスター
6. Video and Vision Processing IPのソフトウェア・プログラミング・モデル
7. Protocol Converter Intel® FPGA IP
8. 3D LUT Intel® FPGA IP
9. AXI-Stream Broadcaster Intel® FPGA IP
10. Bits per Color Sample Adapter Intel FPGA IP
11. Chroma Key Intel® FPGA IP
12. Chroma Resampler Intel® FPGA IP
13. Clipper Intel® FPGA IP
14. Clocked Video Input Intel® FPGA IP
15. Clocked Video to Full-Raster Converter Intel® FPGA IP
16. Clocked Video Output Intel® FPGA IP
17. Color Space Converter Intel® FPGA IP
18. Deinterlacer Intel® FPGA IP
19. FIR Filter Intel® FPGA IP
20. Frame Cleaner Intel® FPGA IP
21. Full-Raster to Clocked Video Converter Intel® FPGA IP
22. Full-Raster to Streaming Converter Intel® FPGA IP
23. Genlock Controller Intel® FPGA IP
24. Generic Crosspoint Intel® FPGA IP
25. Genlock Signal Router Intel® FPGA IP
26. Guard Bands Intel® FPGA IP
27. Interlacer Intel® FPGA IP
28. Mixer Intel® FPGA IP
29. Parallel Converter Intel® FPGA IPのピクセル
30. Scaler Intel® FPGA IP
31. Stream Cleaner Intel® FPGA IP
32. Switch Intel® FPGA IP
33. Tone Mapping Operator Intel® FPGA IP
34. Test Pattern Generator Intel® FPGA IP
35. Video and Vision Monitor Intel FPGA IP
36. Video Frame Buffer Intel® FPGA IP
37. Video Frame Reader Intel FPGA IP
38. Video Frame Writer Intel FPGA IP
39. Video Streaming FIFO Intel® FPGA IP
40. Video Timing Generator Intel® FPGA IP
41. Warp Intel® FPGA IP
42. デザイン・セキュリティー
43. Video and Vision Processing Suiteユーザーガイドの文書改訂履歴
23.4.1. Genlockコントローラーのフリーランニングの実現 (初期化またはロックからリファレンス・クロックNまで)
23.4.2. リファレンス・クロックNへのロック (Genlock Controller IPフリーランニングから)
23.4.3. VCXOホールドオーバーの設定
23.4.4. Genlock Controller IPの再起動
23.4.5. リファレンス・クロックN Newへのロック (リファレンス・クロックN Oldへのロックから)
23.4.6. リファレンス・クロックまたはVCXOベース周波数への変更 (p50およびp59.94ビデオ・フォーマット間の切り替え、またはその逆)
23.4.7. リファレンス・クロックの妨害 (ケーブルの引っ張り)
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9.1. AXI-Stream Broadcaster IPについて
IPは、入力ビデオ・ストリーミングを複数の出力ビデオ・ストリーミング・インターフェイスにブロードキャストします。ビデオ入力インターフェイスと出力インターフェイスは両方とも同じクロックドメインで動作します。IPは、メインのAXI4-Streamブロードキャスト・ロジックと同期ストリーミングFIFOバッファーで構成されます。
ブロードキャスト・ロジックは、ビデオ・ストリーミング入力バスをN個の出力に複製します。ビルド時にNを指定します。このIPは、インテルFPGAストリーミング・ビデオのフル、ライト、およびフルラスター・バリアントを提供します。詳細については、Intel FPGA Streaming Video Protocol Specificationを参照してください。
出力インターフェイスで TREADY バックプレッシャーを処理するために、各出力には深度がコンフィグレーション可能なFIFOバッファー、または深度1のFIFOバッファーに相当するシムのいずれかが備えられています。出力が TREADY をデアサートすると、そのFIFOバッファーはフルになるまで入力を受け入れ続けます。出力FIFOバッファーのいずれかがフルで、Global stallをオンにすると、ブロードキャスターは TREADY をデアサートすることで入力をストールします。IPは、すべてのFIFOバッファーが新しいデータを受け入れる準備ができるまで、新しい入力がFIFOバッファーを満たすのを停止します。Global stallオプションをオフにすると、ブロードキャスター入力がストールすることはありませんが、FIFOバッファーがフルになると新しい入力がドロップされます。いずれの場合も、データがFIFOバッファーに存在する場合、各出力は常に TVALID をアサートします。
通常、リアルタイム・ビデオにはフルラスター・バリアントを使用します。入力および出力の TREADY 信号は完全にオプションです。いずれかのインターフェイスで TREADY をディスエーブルすると、信号が削除され、そのインターフェイス上のバックプレッシャーが停止します。出力の場合、このアクションはFIFOバッファーを単純なレジスターステージに置き換えます。どの出力でも TREADY をオンにしない場合、グローバルストールは効果がなく、IPはオプションを削除します。
これらのさまざまなバックプレッシャー・オプションを使用できるため、システムデザインを検討し、各インターフェイスで許容できるバックプレッシャーの量を決定します。例えば、非リアルタイム・ビデオ・ストリームで動作する処理パイプラインには、グローバル・ストール・オプションが必要な場合があります。ただし、ブロードキャスターがリアルタイム・ビデオを扱うシステムでは、入力の停止は許容できない場合があります。出力FIFOバッファーは、プッシュバックがブロードキャスターに到達しないように十分な大きさである必要があります。