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1. Video and Vision Processing Suiteについて
2. Video and Vision Processing IPのスタートガイド
3. Video and Vision Processing IPの機能の説明
4. Video and Vision Processing IPインターフェイス
5. Video and Vision Processing IPレジスター
6. Video and Vision Processing IPのソフトウェア・プログラミング・モデル
7. Protocol Converter Intel® FPGA IP
8. 3D LUT Intel® FPGA IP
9. AXI-Stream Broadcaster Intel® FPGA IP
10. Bits per Color Sample Adapter Intel FPGA IP
11. Chroma Key Intel® FPGA IP
12. Chroma Resampler Intel® FPGA IP
13. Clipper Intel® FPGA IP
14. Clocked Video Input Intel® FPGA IP
15. Clocked Video to Full-Raster Converter Intel® FPGA IP
16. Clocked Video Output Intel® FPGA IP
17. Color Space Converter Intel® FPGA IP
18. Deinterlacer Intel® FPGA IP
19. FIR Filter Intel® FPGA IP
20. Frame Cleaner Intel® FPGA IP
21. Full-Raster to Clocked Video Converter Intel® FPGA IP
22. Full-Raster to Streaming Converter Intel® FPGA IP
23. Genlock Controller Intel® FPGA IP
24. Generic Crosspoint Intel® FPGA IP
25. Genlock Signal Router Intel® FPGA IP
26. Guard Bands Intel® FPGA IP
27. Interlacer Intel® FPGA IP
28. Mixer Intel® FPGA IP
29. Parallel Converter Intel® FPGA IPのピクセル
30. Scaler Intel® FPGA IP
31. Stream Cleaner Intel® FPGA IP
32. Switch Intel® FPGA IP
33. Tone Mapping Operator Intel® FPGA IP
34. Test Pattern Generator Intel® FPGA IP
35. Video and Vision Monitor Intel FPGA IP
36. Video Frame Buffer Intel® FPGA IP
37. Video Frame Reader Intel FPGA IP
38. Video Frame Writer Intel FPGA IP
39. Video Streaming FIFO Intel® FPGA IP
40. Video Timing Generator Intel® FPGA IP
41. Warp Intel® FPGA IP
42. デザイン・セキュリティー
43. Video and Vision Processing Suiteユーザーガイドの文書改訂履歴
23.4.1. Genlockコントローラーのフリーランニングの実現 (初期化またはロックからリファレンス・クロックNまで)
23.4.2. リファレンス・クロックNへのロック (Genlock Controller IPフリーランニングから)
23.4.3. VCXOホールドオーバーの設定
23.4.4. Genlock Controller IPの再起動
23.4.5. リファレンス・クロックN Newへのロック (リファレンス・クロックN Oldへのロックから)
23.4.6. リファレンス・クロックまたはVCXOベース周波数への変更 (p50およびp59.94ビデオ・フォーマット間の切り替え、またはその逆)
23.4.7. リファレンス・クロックの妨害 (ケーブルの引っ張り)
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18.1. Deinterlacer IPについて
IPはインターレース・ビデオ・フィールドのストリームを取得し、ボブ・アルゴリズムまたはウィーブ・アルゴリズムを使用して生成されたプログレッシブ・フレームを出力します。IPは、プログレッシブ・ビデオ・フレームを変更せずに渡します。
ボブ・アルゴリズムは、IPが1行の受信データごとに2行のデータを生成するように、ビデオの各行を複製します。デインターレース・アルゴリズムは次のように設定できます。
- F1フィールドを削除しながらF0フィールドをデインターレース
- F0フィールドを削除しながらF1フィールドをデインターレース
- F0フィールドとF1フィールドの両方をデインターレース
ボブ・デインターレーサーの場合、フィールドタイプが交互に切り替わる通常の入力シーケンスを使用すると、F0フィールドとF1フィールドの両方をデインターレースするときに、出力のフレームレートが入力フィールドレートと一致します。それ以外の場合、IPはフィールドレートを半分にします。
ウィーブ・アルゴリズムは、現在のフィールドで欠落しているすべてのラインを前のフィールドのラインで埋めることによって出力フレームを作成します。フィールドタイプを交互に繰り返す通常の入力シーケンスでは、IPはフィールドレートを半分にします。
IPはフルバージョンまたはライトバージョンとして使用できます。フルおよびライトの詳細については、Intel FPGA Streaming Video Protocol Specificationを参照してください。フルバリアントの場合、デインターレーサーIPは画像情報パケットを読み出すことで入力解像度とフィールドタイプをデコードします。ライトバリアントは、レジスター・インターフェイスを使用して、入力解像度と、ビデオがプログレッシブかインターレースかを決定します。その後、ライトバリアントは axi4s_vid_in_tuser[1] 信号をデコードして、受信フィールドのインターレース・タイプを決定します。ウィーブまたはモーション・アダプティブ・デインターレースが必要な場合は、プロトコル・コンバーターとビデオおよび画像処理スイートのデインターレースII IPを使用します。