インテルのみ表示可能 — GUID: qff1684241111615
Ixiasoft
1. Video and Vision Processing Suiteについて
2. Video and Vision Processing IPのスタートガイド
3. Video and Vision Processing IPの機能の説明
4. Video and Vision Processing IPインターフェイス
5. Video and Vision Processing IPレジスター
6. Video and Vision Processing IPのソフトウェア・プログラミング・モデル
7. Protocol Converter Intel® FPGA IP
8. 3D LUT Intel® FPGA IP
9. AXI-Stream Broadcaster Intel® FPGA IP
10. Bits per Color Sample Adapter Intel FPGA IP
11. Chroma Key Intel® FPGA IP
12. Chroma Resampler Intel® FPGA IP
13. Clipper Intel® FPGA IP
14. Clocked Video Input Intel® FPGA IP
15. Clocked Video to Full-Raster Converter Intel® FPGA IP
16. Clocked Video Output Intel® FPGA IP
17. Color Space Converter Intel® FPGA IP
18. Deinterlacer Intel® FPGA IP
19. FIR Filter Intel® FPGA IP
20. Frame Cleaner Intel® FPGA IP
21. Full-Raster to Clocked Video Converter Intel® FPGA IP
22. Full-Raster to Streaming Converter Intel® FPGA IP
23. Genlock Controller Intel® FPGA IP
24. Generic Crosspoint Intel® FPGA IP
25. Genlock Signal Router Intel® FPGA IP
26. Guard Bands Intel® FPGA IP
27. Interlacer Intel® FPGA IP
28. Mixer Intel® FPGA IP
29. Parallel Converter Intel® FPGA IPのピクセル
30. Scaler Intel® FPGA IP
31. Stream Cleaner Intel® FPGA IP
32. Switch Intel® FPGA IP
33. Tone Mapping Operator Intel® FPGA IP
34. Test Pattern Generator Intel® FPGA IP
35. Video and Vision Monitor Intel FPGA IP
36. Video Frame Buffer Intel® FPGA IP
37. Video Frame Reader Intel FPGA IP
38. Video Frame Writer Intel FPGA IP
39. Video Streaming FIFO Intel® FPGA IP
40. Video Timing Generator Intel® FPGA IP
41. Warp Intel® FPGA IP
42. デザイン・セキュリティー
43. Video and Vision Processing Suiteユーザーガイドの文書改訂履歴
23.4.1. Genlockコントローラーのフリーランニングの実現 (初期化またはロックからリファレンス・クロックNまで)
23.4.2. リファレンス・クロックNへのロック (Genlock Controller IPフリーランニングから)
23.4.3. VCXOホールドオーバーの設定
23.4.4. Genlock Controller IPの再起動
23.4.5. リファレンス・クロックN Newへのロック (リファレンス・クロックN Oldへのロックから)
23.4.6. リファレンス・クロックまたはVCXOベース周波数への変更 (p50およびp59.94ビデオ・フォーマット間の切り替え、またはその逆)
23.4.7. リファレンス・クロックの妨害 (ケーブルの引っ張り)
インテルのみ表示可能 — GUID: qff1684241111615
Ixiasoft
38.3. Video Frame Writer IPの機能の説明
このIPでは、インテルFPGAストリーミング・ビデオ入力からビデオフィールドまたはフレームを受信し、Avalonメモリーマップド・インターフェイスを介して外部メモリーに書き込みます。
- csr_num_buffers レジスターを使用して、書き込み先のバッファーの数をIPにコンフィグレーションします。
- csr_buffer_base、csr_inter_buffer_offset、および csr_inter_line_offset レジスターを介して、最初のバッファーのメモリー内のベースアドレス、バッファー間のオフセット、およびバッファー内の個々のライン間のオフセットをプログラムします。
- 壊れたフレームを上書きする場合は csr_overwrite_broken レジスターを設定し、csr_run を連続動作のフリーランニング・モードまたはシングルショット・モードに設定します。
- csr_commit レジスターへの書き込みにより、これらの設定をコミットします。
コンフィグレーションしてコミットする前に、IPがインテルFPGAストリーミング・ビデオ入力でパケットを受信すると、IPはパケットを消費します。消費時に、IPは axi4s_vid_in_tready. を生成します。
レジスターの動作
IPが最初のフレームの書き込みを開始すると、csr_status レジスターのビット [0] がHighになります。IPがフレームの最後の行の書き込みを完了すると、Lowになります。IPが次のフレームの書き込みを開始すると、Highに戻ります。
IPは最初のフレームを書き込み、バッファーがメモリー内で使用可能になった後に csr_buffer_available レジスターを設定します。csr_buffer_start_address は最初のフレームのベースアドレスを保持し、IPが書き込むフレームごとに csr_buffer_write_count がインクリメントします。IPがインターレースf1フィールドを受信すると、csr_buffer_f1_flag を設定します。IPは csr_buffer_field_width と csr_buffer_field_height を新しい値の寸法に設定します。フルモードで、IPはフィールドパケットの各エンドからフィールドカウントを抽出し、csr_field_count を更新します。
csr_buffer_acknowledge レジスターに書き込むことでバッファーを確認し、csr_buffer_available をリセットします。バッファーに応答しない場合、csr_buffer_available は設定されたままになり、IPはフレームの書き込みを続け、csr_buffer_start_address および関連するレジスターは通常どおり更新されます。
レイテンシー
フレームライターのレイテンシーは外部メモリー・インターフェイスの可用性に依存し、 av_mm_mem_read_host_waitrequest 信号を介してIPの書き込みインターフェイスにバックプレッシャーが発生する可能性があります。
ワーストケースのレイテンシーの数値は、フレームライターがバックプレッシャーを経験しない場合です。バックプレッシャーがかかると、同じサイクル数だけこれらのレイテンシーが増加します。
レイテンシーの数値は、ホスト・インターフェイスに個別のクロックがない場合の値であり、すべてのインターフェイスが同じクロックで動作します。
レイテンシーの数値は一般的なコンフィグレーションのものです。バーストターゲットを減らすとレイテンシーは減りますが、効率が低下し、バスで消費される帯域幅が増加します。
| 開始イベント | 結果イベント | レイテンシー (クロックサイクルで測定) |
|---|---|---|
| axi4s_vid_in_tuser[0] フレームの開始を示すストローブ | フレーム書き込みの最初の av_mm_mem_write_host_write ストローブ | 44 |
図 86. レイテンシー
