Video and Vision Processing Suite Intel® FPGA IPユーザーガイド

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ID 683329
日付 6/26/2023
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ドキュメント目次
ドキュメント目次 x
1. Video and Vision Processing Suiteについて 2. Video and Vision Processing IPのスタートガイド 3. Video and Vision Processing IPの機能の説明 4. Video and Vision Processing IPインターフェイス 5. Video and Vision Processing IPレジスター 6. Video and Vision Processing IPのソフトウェア・プログラミング・モデル 7. Protocol Converter Intel® FPGA IP 8. 3D LUT Intel® FPGA IP 9. AXI-Stream Broadcaster Intel® FPGA IP 10. Bits per Color Sample Adapter Intel FPGA IP 11. Chroma Key Intel® FPGA IP 12. Chroma Resampler Intel® FPGA IP 13. Clipper Intel® FPGA IP 14. Clocked Video Input Intel® FPGA IP 15. Clocked Video to Full-Raster Converter Intel® FPGA IP 16. Clocked Video Output Intel® FPGA IP 17. Color Space Converter Intel® FPGA IP 18. Deinterlacer Intel® FPGA IP 19. FIR Filter Intel® FPGA IP 20. Frame Cleaner Intel® FPGA IP 21. Full-Raster to Clocked Video Converter Intel® FPGA IP 22. Full-Raster to Streaming Converter Intel® FPGA IP 23. Genlock Controller Intel® FPGA IP 24. Generic Crosspoint Intel® FPGA IP 25. Genlock Signal Router Intel® FPGA IP 26. Guard Bands Intel® FPGA IP 27. Interlacer Intel® FPGA IP 28. Mixer Intel® FPGA IP 29. Parallel Converter Intel® FPGA IPのピクセル 30. Scaler Intel® FPGA IP 31. Stream Cleaner Intel® FPGA IP 32. Switch Intel® FPGA IP 33. Tone Mapping Operator Intel® FPGA IP 34. Test Pattern Generator Intel® FPGA IP 35. Video and Vision Monitor Intel FPGA IP 36. Video Frame Buffer Intel® FPGA IP 37. Video Frame Reader Intel FPGA IP 38. Video Frame Writer Intel FPGA IP 39. Video Streaming FIFO Intel® FPGA IP 40. Video Timing Generator Intel® FPGA IP 41. Warp Intel® FPGA IP 42. デザイン・セキュリティー 43. Video and Vision Processing Suiteユーザーガイドの文書改訂履歴
1. Video and Vision Processing Suiteについて x
1.1. Video and Vision Processing IPの機能 1.2. デバイスファミリーのサポート 1.3. Video and Vision Processing IPのリリース情報 1.4. ライトIPと完全IPのバリアント 1.5. ビデオとビジョンの用語集
2. Video and Vision Processing IPのスタートガイド x
2.1. Video and Vision Processing IP評価のタイムアウト動作 2.2. Video and Vision Processing IPの生成 2.3. Video and Vision Processing IPのシミュレーション
3. Video and Vision Processing IPの機能の説明 x
3.1. 補助制御パケット 3.2. レイテンシー 3.3. IPのデバッグ機能 3.4. ストール動作とエラー回復 3.5. Avalonストリーミング・ビデオ・プロトコルとインテルFPGAストリーミング・ビデオ・プロトコルの比較
5. Video and Vision Processing IPレジスター x
5.1. Video and Vision Processing IP制御の例
7. Protocol Converter Intel® FPGA IP x
7.1. Protocol Converter IPについて 7.2. Protocol Converter IPのパラメーター 7.3. Protocol Converter IPの機能の説明 7.4. Protocol Converter IPのインターフェイス 7.5. Protocol Converter IPレジスター 7.6. Protocol Converter IPのソフトウェアAPI
7.1. Protocol Converter IPについて x
7.1.1. Protocol Converter IPのパフォーマンスとリソース
8. 3D LUT Intel® FPGA IP x
8.1. 3D LUT Intel® FPGA IPについて 8.2. 3D LUT IPのパラメーター 8.3. 3D LUT IPブロックの詳細 8.4. 3D LUT IPレジスター 8.5. 3D LUT IPのソフトウェアAPI
8.1. 3D LUT Intel® FPGA IPについて x
8.1.1. 3D LUT IPの機能 8.1.2. 3D LUT IPのパフォーマンスIPおよびリソース情報
8.3. 3D LUT IPブロックの詳細 x
8.3.1. 3D LUT IPのインターフェイス 8.3.2. 3D LUT IPレイテンシー
9. AXI-Stream Broadcaster Intel® FPGA IP x
9.1. AXI-Stream Broadcaster IPについて 9.2. AXI-Stream Broadcaster IPのパラメーター 9.3. AXI-Stream Broadcaster IPのインターフェイス
9.1. AXI-Stream Broadcaster IPについて x
9.1.1. AXI-Stream Broadcaster IPの機能 9.1.2. AXI-Stream Broadcaster IPのパフォーマンスとリソース
10. Bits per Color Sample Adapter Intel FPGA IP x
10.1. Bits per Color Sample Adapter IPについて 10.2. Bits per Color Sample Adapter IPのパラメーター 10.3. Bits per Color Sample Adapter IPのインターフェイス
10.1. Bits per Color Sample Adapter IPについて x
10.1.1. Bits per Color Sample Adapter IPのパフォーマンスとリソース
11. Chroma Key Intel® FPGA IP x
11.1. Chroma Key IPについて 11.2. Chroma Key IPのパラメーター 11.3. Chroma Key IPのインターフェイス 11.4. Chroma Keyの置き換え 11.5. Chroma Key IPレジスター 11.6. Chroma Key IPのソフトウェアAPI
11.1. Chroma Key IPについて x
11.1.1. Chroma Key IPのパフォーマンスとリソース
12. Chroma Resampler Intel® FPGA IP x
12.1. Chroma Resampler IPについて 12.2. Chroma Resampler IPのパラメーター 12.3. Chroma Resampler IPの機能の説明 12.4. Chroma Resampler IPレジスター 12.5. Chroma Resampler IPのソフトウェアAPI
12.1. Chroma Resampler IPについて x
12.1.1. Chroma Resamplerのパフォーマンスとリソース
12.3. Chroma Resampler IPの機能の説明 x
12.3.1. Chroma Resampler IPのインターフェイス
13. Clipper Intel® FPGA IP x
13.1. Clipper IPについて 13.2. Clipper IPのパラメーター 13.3. Clipper IPのインターフェイス 13.4. Clipper IPレジスター 13.5. Clipper IPのソフトウェアAPI
13.1. Clipper IPについて x
13.1.1. Clipper IPのパフォーマンスとリソース
14. Clocked Video Input Intel® FPGA IP x
14.1. Clocked Video Input IPについて 14.2. Clocked Video Input IPの初期化 14.3. Clocked Video Input IPのパラメーター 14.4. Clocked Video Input IPのインターフェイス 14.5. Clocked Video Input IPレジスター 14.6. Clocked Video Input IPのソフトウェアAPI
14.1. Clocked Video Input IPについて x
14.1.1. Clocked Video Input IPの機能 14.1.2. Clocked Video Input IPのパフォーマンスとリソース
15. Clocked Video to Full-Raster Converter Intel® FPGA IP x
15.1. Clocked Video to Full-Raster Converter IPについて 15.2. Clocked Video to Full-Raster Converterのパラメーター 15.3. Clocked Video to Full-Raster Converterのブロックの説明 15.4. Clocked Video Converter to Full-Raster IPレジスター
15.1. Clocked Video to Full-Raster Converter IPについて x
15.1.1. Clocked Video to Full-Raster Converterの機能 15.1.2. Clocked Video to Full-Raster Converterのパフォーマンスとリソース
15.3. Clocked Video to Full-Raster Converterのブロックの説明 x
15.3.1. Clocked Video to Full-Raster Converterのインターフェイス
16. Clocked Video Output Intel® FPGA IP x
16.1. Clocked Video Output IPについて 16.2. Clocked Video Output IPのパラメーター 16.3. Clocked Video Output IPの機能の説明 16.4. Clocked Video Output IPのインターフェイス 16.5. Clocked Video Output IPレジスター 16.6. Clocked Video Output IPのソフトウェアAPI
16.1. Clocked Video Output IPについて x
16.1.1. Clocked Video Output IPのパフォーマンスとリソース 16.1.2. Clocked Video Output IPの機能
17. Color Space Converter Intel® FPGA IP x
17.1. Color Space Converter IPについて 17.2. Color Space Converter IPのパラメーター 17.3. Color Space Converter IPの機能説明 17.4. Color Space Converter IPレジスター 17.5. Color Space Converter IPのソフトウェアAPI
17.1. Color Space Converter IPについて x
17.1.1. Color Space Converter IPの機能 17.1.2. Color Space Converter IPのパフォーマンスとリソース
17.3. Color Space Converter IPの機能説明 x
17.3.1. Color Space Converter IPのインターフェイス
18. Deinterlacer Intel® FPGA IP x
18.1. Deinterlacer IPについて 18.2. Deinterlacerのパラメーター 18.3. Deinterlacerのインターフェイス 18.4. Deinterlacer IPレジスター 18.5. Deinterlacer IPのソフトウェアAPI
18.1. Deinterlacer IPについて x
18.1.1. デインターレーサーのパフォーマンスとリソース
19. FIR Filter Intel® FPGA IP x
19.1. FIR Filterについて 19.2. FIR Filterのパラメーター 19.3. FIR Filter IPの動作 19.4. FIR Filterのインターフェイス 19.5. FIR Filterレジスター 19.6. FIR Filter IPのソフトウェアAPI
19.1. FIR Filterについて x
19.1.1. FIR Filter IPのパフォーマンスとリソース
19.3. FIR Filter IPの動作 x
19.3.1. FIR Filterの処理 19.3.2. FIR Filterの精度 19.3.3. FIR係数の仕様 19.3.4. FIR Filterの対称性 19.3.5. 結果出力データ型の変換
19.3.4. FIR Filterの対称性 x
19.3.4.1. 対称性なし 19.3.4.2. 水平対称 19.3.4.3. 垂直対称 19.3.4.4. 水平および垂直の対称性 19.3.4.5. 対角対称
20. Frame Cleaner Intel® FPGA IP x
20.1. Frame Cleaner IPについて 20.2. Frame Cleaner IPのパラメーター 20.3. Frame Cleaner IPの機能説明 20.4. Frame Cleaner IPのインターフェイス 20.5. Frame Cleaner IPレジスター 20.6. Frame Cleaner IPのソフトウェアAPI
20.1. Frame Cleaner IPについて x
20.1.1. Frame Cleaner IPのパフォーマンスとリソース
21. Full-Raster to Clocked Video Converter Intel® FPGA IP x
21.1. Full-Raster to Clocked Video Converterについて 21.2. Full Raster to Clocked Video Converterのパラメーター 21.3. Full-Raster to Clocked Video Converterブロックの説明 21.4. Full-Raster to Clocked Video Converterレジスター
21.1. Full-Raster to Clocked Video Converterについて x
21.1.1. Full-Raster to Clocked Video Converterの特徴 21.1.2. Full-Raster to Clocked Video Converterのパフォーマンスとリソース使用率
21.3. Full-Raster to Clocked Video Converterブロックの説明 x
21.3.1. Full Raster to Clocked Video Converterのインターフェイス
22. Full-Raster to Streaming Converter Intel® FPGA IP x
22.1. Full-Raster to Streaming Converter IPについて 22.2. Full-Raster to Streaming Converterのパラメーター 22.3. Full-Raster to Streaming Converterのブロックの説明
22.1. Full-Raster to Streaming Converter IPについて x
22.1.1. Full-Raster to Streaming Converterの特徴 22.1.2. Full-Raster to Streaming Converterのパフォーマンスとリソース使用率
22.3. Full-Raster to Streaming Converterのブロックの説明 x
22.3.1. Full-Raster to Streaming Converterのインターフェイス
23. Genlock Controller Intel® FPGA IP x
23.1. Genlock Controller IPについて 23.2. Genlock Controller IPのパラメーター 23.3. Genlock Controller IPの機能説明 23.4. Genlock Controller IPソフトウェアの使用 23.5. Genlock Controller IPレジスター 23.6. Genlock Controller IPのソフトウェアAPI
23.1. Genlock Controller IPについて x
23.1.1. Genlock Controller IPのパフォーマンスとリソース
23.3. Genlock Controller IPの機能説明 x
23.3.1. Genlock Controller IPのインターフェイス
23.4. Genlock Controller IPソフトウェアの使用 x
23.4.1. Genlockコントローラーのフリーランニングの実現 (初期化またはロックからリファレンス・クロックNまで) 23.4.2. リファレンス・クロックNへのロック (Genlock Controller IPフリーランニングから) 23.4.3. VCXOホールドオーバーの設定 23.4.4. Genlock Controller IPの再起動 23.4.5. リファレンス・クロックN Newへのロック (リファレンス・クロックN Oldへのロックから) 23.4.6. リファレンス・クロックまたはVCXOベース周波数への変更 (p50およびp59.94ビデオ・フォーマット間の切り替え、またはその逆) 23.4.7. リファレンス・クロックの妨害 (ケーブルの引っ張り)
24. Generic Crosspoint Intel® FPGA IP x
24.1. Generic Crosspoint IPについて 24.2. Generic Crosspoint IPのパラメーター 24.3. Generic Crosspoint IPのインターフェイス 24.4. Generic Crosspoint IPレジスター 24.5. Generic Crosspoint IPのソフトウェアAPI
24.1. Generic Crosspoint IPについて x
24.1.1. Generic Crosspoint IPの特徴 24.1.2. Generic Crosspointのパフォーマンスとリソース
25. Genlock Signal Router Intel® FPGA IP x
25.1. Genlock Signal Router IPについて 25.2. Genlock Signal Router IPのパラメーター 25.3. Genlock Signal Router IPのインターフェイス 25.4. Genlock Signal Router IPレジスター 25.5. Genlock Signal Router IPのソフトウェアAPI
25.1. Genlock Signal Router IPについて x
25.1.1. Genlock Signal Router IPの機能 25.1.2. Genlock Signal Router IPのパフォーマンスとリソース
26. Guard Bands Intel® FPGA IP x
26.1. Guard Bands IPについて 26.2. Guard Bands IPのパラメーター 26.3. Guard Bands IPのインターフェイス 26.4. Guard Bands IPレジスター 26.5. Guard Bands IPのソフトウェアAPI
26.1. Guard Bands IPについて x
26.1.1. Guard Bands IPのパフォーマンスとリソース
27. Interlacer Intel® FPGA IP x
27.1. Interlacer IPについて 27.2. Interlacer IPのパラメーター 27.3. Interlacer IPの機能の説明 27.4. Interlacer IPレジスター 27.5. Interlacer IPのソフトウェアAPI
27.1. Interlacer IPについて x
27.1.1. Interlacer IPのパフォーマンスとリソース
27.3. Interlacer IPの機能の説明 x
27.3.1. Interlacer IPのインターフェイス
28. Mixer Intel® FPGA IP x
28.1. Mixer IPについて 28.2. Mixer IPのパラメーター 28.3. Mixer IPの機能の説明 28.4. Mixer IPレジスター 28.5. Mixer IPのソフトウェアAPI
28.1. Mixer IPについて x
28.1.1. Mixer IPのパフォーマンスとリソース
28.3. Mixer IPの機能の説明 x
28.3.1. Mixer IPのインターフェイス
29. Parallel Converter Intel® FPGA IPのピクセル x
29.1. Parallel Converter IPのピクセルについて 29.2. Parallel Converter IPパラメーターのピクセル 29.3. Parallel Converterインターフェイスのピクセル 29.4. Parallel Converterレジスターのピクセル 29.5. Parallel Converter IPのピクセルのソフトウェアAPI
29.1. Parallel Converter IPのピクセルについて x
29.1.1. Parallel Converter IPのピクセルのパフォーマンスとリソース
30. Scaler Intel® FPGA IP x
30.1. Scalerについて 30.2. Scaler IPのパラメーター 30.3. Scaler IPの機能の説明 30.4. Scaler IPレジスター 30.5. Scaler IPのソフトウェアAPI
30.1. Scalerについて x
30.1.1. Scaler IPのパフォーマンスとリソース
30.2. Scaler IPのパラメーター x
30.2.1. スケーラーの最大解像度
30.3. Scaler IPの機能の説明 x
30.3.1. 係数の選択 30.3.2. 係数の量子化 30.3.3. エッジ境界でのフィルター動作 30.3.4. 部分的なフレーム・スケーリング 30.3.5. 422および420クロマ・サンプルデータのスケーリング 30.3.6. Scaler IPのインターフェイス
30.3.1. 係数の選択 x
30.3.1.1. Scaler IPのランタイム係数の更新
31. Stream Cleaner Intel® FPGA IP x
31.1. Stream Cleaner IPについて 31.2. Stream Cleaner IPパラメーター 31.3. Stream Cleaner IPの機能説明
31.1. Stream Cleaner IPについて x
31.1.1. Stream Cleaner IPのパフォーマンスとリソース
31.3. Stream Cleaner IPの機能説明 x
31.3.1. Stream Cleaner IPのインターフェイス
32. Switch Intel® FPGA IP x
32.1. Switch IPについて 32.2. Switch IPのパラメーター 32.3. Switch IPの機能の説明 32.4. Switch IPレジスター 32.5. Switch IPのソフトウェアAPI
32.1. Switch IPについて x
32.1.1. Switch IPのパフォーマンスとリソース
32.3. Switch IPの機能の説明 x
32.3.1. Switch IPのレイテンシー 32.3.2. Switch IPのインターフェイス
33. Tone Mapping Operator Intel® FPGA IP x
33.1. Tone Mapping Operator IPについて 33.2. TMO IPのパラメーター 33.3. TMO IPのブロックの説明 33.4. TMO IPレジスター 33.5. TMO IPのソフトウェアAPI
33.1. Tone Mapping Operator IPについて x
33.1.1. TMO IPの機能 33.1.2. TMO IPのパフォーマンスとリソース使用率
33.3. TMO IPのブロックの説明 x
33.3.1. TMO IPのインターフェイス 33.3.2. TMO IPレイテンシー
34. Test Pattern Generator Intel® FPGA IP x
34.1. Test Pattern Generator IPについて 34.2. Test Pattern Generator IPのパラメーター 34.3. Test Pattern Generator IPの機能の説明 34.4. Test Pattern Generator IPレジスター 34.5. Test Pattern Generator IPのソフトウェアAPI
34.1. Test Pattern Generator IPについて x
34.1.1. Test Pattern Generator IPのパフォーマンスとリソース
34.3. Test Pattern Generator IPの機能の説明 x
34.3.1. Test Pattern Generator IPのインターフェイス
35. Video and Vision Monitor Intel FPGA IP x
35.1. Video and Vision Monitor IPについて 35.2. Video and Vision Monitor IPのパラメーター 35.3. Video and Vision Monitor IPの機能の説明 35.4. Video and Vision Monitor IPレジスター 35.5. Video and Vision MonitorのソフトウェアAPI
35.1. Video and Vision Monitor IPについて x
35.1.1. Video and Vision Monitor IPのパフォーマンスとリソース
35.3. Video and Vision Monitor IPの機能の説明 x
35.3.1. Video and Vision Monitor IPのインターフェイス
36. Video Frame Buffer Intel® FPGA IP x
36.1. Video Frame Buffer IPについて 36.2. Video Frame Buffer IPのパラメーター 36.3. Video Frame Buffer IPの機能の説明 36.4. Video Frame Buffer IPレジスター 36.5. Video Frame Buffer IPのソフトウェアAPI
36.1. Video Frame Buffer IPについて x
36.1.1. Video Frame Bufferのパフォーマンスとリソース
36.3. Video Frame Buffer IPの機能の説明 x
36.3.1. Video Frame Buffer IPのインターフェイス
37. Video Frame Reader Intel FPGA IP x
37.1. Video Frame Reader IPについて 37.2. Video Frame Reader IPのパラメーター 37.3. Video Frame Reader IPの機能の説明 37.4. Video Frame Reader IPのレジスター 37.5. Video Frame Reader IPのソフトウェアAPI
37.1. Video Frame Reader IPについて x
37.1.1. Video Frame Reader IPのパフォーマンスとリソース
37.3. Video Frame Reader IPの機能の説明 x
37.3.1. Video Frame Reader IPのインターフェイス
38. Video Frame Writer Intel FPGA IP x
38.1. Video Buffer Writer IPについて 38.2. Video Frame Writer IPのパラメーター 38.3. Video Frame Writer IPの機能の説明 38.4. Video Frame Writer IPレジスター 38.5. Video Frame Writer IPのソフトウェアAPI
38.1. Video Buffer Writer IPについて x
38.1.1. Video Frame Writer IPのパフォーマンスとリソース
38.3. Video Frame Writer IPの機能の説明 x
38.3.1. Video Frame Writer IPのインターフェイス
39. Video Streaming FIFO Intel® FPGA IP x
39.1. Video Streaming FIFO IPについて 39.2. Video Streaming FIFO IPのパラメーター 39.3. Video Streaming FIFO IPのインターフェイス
39.1. Video Streaming FIFO IPについて x
39.1.1. Video Streaming FIFO IPのパフォーマンスとリソース
40. Video Timing Generator Intel® FPGA IP x
40.1. Video Timing Generator IPについて 40.2. Video Timing Generator IPのパラメーター 40.3. Video Timing Generator IPの機能の説明 40.4. Video Timing Generator IPのインターフェイス 40.5. Video Timing Generator IPレジスター 40.6. Video Timing Generator IPのソフトウェアAPI
40.1. Video Timing Generator IPについて x
40.1.1. Video Timing Generator IPの機能 40.1.2. Video Timing Generator IPのパフォーマンスとリソース
41. Warp Intel® FPGA IP x
41.1. Warp IPについて 41.2. Warp IPのパラメーター 41.3. Warp IPのブロックの説明 41.4. Warp IPレジスター 41.5. Warp IPのソフトウェアAPI
41.1. Warp IPについて x
41.1.1. Warp IPの機能 41.1.2. Warp IPのパフォーマンスとリソース使用率
41.3. Warp IPのブロックの説明 x
41.3.1. ブロック・キャッシュ・ツール 41.3.2. Warp IPのインターフェイス 41.3.3. Warp IPのレイテンシー 41.3.4. Warp IPの外部メモリー
41.5. Warp IPのソフトウェアAPI x
41.5.1. Warp IPソフトウェアの使用 41.5.2. Warp IPのソフトウェアのコード例
42. デザイン・セキュリティー x
42.1. メモリー・サブシステム 42.2. デザイン・セキュリティーの考慮
1. Video and Vision Processing Suiteについて
2. Video and Vision Processing IPのスタートガイド
3. Video and Vision Processing IPの機能の説明
4. Video and Vision Processing IPインターフェイス
5. Video and Vision Processing IPレジスター
6. Video and Vision Processing IPのソフトウェア・プログラミング・モデル
7. Protocol Converter Intel® FPGA IP
8. 3D LUT Intel® FPGA IP
9. AXI-Stream Broadcaster Intel® FPGA IP
10. Bits per Color Sample Adapter Intel FPGA IP
11. Chroma Key Intel® FPGA IP
12. Chroma Resampler Intel® FPGA IP
13. Clipper Intel® FPGA IP
14. Clocked Video Input Intel® FPGA IP
15. Clocked Video to Full-Raster Converter Intel® FPGA IP
16. Clocked Video Output Intel® FPGA IP
17. Color Space Converter Intel® FPGA IP
18. Deinterlacer Intel® FPGA IP
19. FIR Filter Intel® FPGA IP
20. Frame Cleaner Intel® FPGA IP
21. Full-Raster to Clocked Video Converter Intel® FPGA IP
22. Full-Raster to Streaming Converter Intel® FPGA IP
23. Genlock Controller Intel® FPGA IP
24. Generic Crosspoint Intel® FPGA IP
25. Genlock Signal Router Intel® FPGA IP
26. Guard Bands Intel® FPGA IP
27. Interlacer Intel® FPGA IP
28. Mixer Intel® FPGA IP
29. Parallel Converter Intel® FPGA IPのピクセル
30. Scaler Intel® FPGA IP
31. Stream Cleaner Intel® FPGA IP
32. Switch Intel® FPGA IP
33. Tone Mapping Operator Intel® FPGA IP
34. Test Pattern Generator Intel® FPGA IP
35. Video and Vision Monitor Intel FPGA IP
36. Video Frame Buffer Intel® FPGA IP
37. Video Frame Reader Intel FPGA IP
38. Video Frame Writer Intel FPGA IP
39. Video Streaming FIFO Intel® FPGA IP
40. Video Timing Generator Intel® FPGA IP
41. Warp Intel® FPGA IP
42. デザイン・セキュリティー
43. Video and Vision Processing Suiteユーザーガイドの文書改訂履歴

30.4. Scaler IPレジスター

各レジスターは読み出し専用 (RO) または読み出し/書き込み (RW) のいずれかです。
表 494.  Scaler IPレジスターソフトウェアAPIでのレジスター名は、必要に応じて INTEL_VVP、INTEL_VVP_CORE、または INTEL_VVP_SCALER のプリフィクスと、オプションの REG サフィックスを付けて表示されます。
アドレス レジスター アクセス 説明
Parameterizationレジスター
0x0000 VID_PID RO

このレジスターを読み出して、スケーラーの製品IDを取得します。

このレジスターは、常に0x6AF7_0234を返します。

0x0004 VERSION RO

このレジスターを読み出して、インテルがスケーラーのビルドに使用するインテルQuartusリリースのバージョン情報を取得します。
0x0008 LITE_MODE RO このレジスターを読み出して、 lite modeがオンかオフかを判断します。このレジスターは、 liteをオフにすると0を返し、liteをオンにすると1を返します。
0x000C DEBUG_ENABLED RO このレジスターを読み出して、debug featuresがオンかオフかを判断します。RWとして指定された他のレジスターへの読み出しにより、IPがレジスターに書き込んだ最後の値、または未定義の値が返された場合、このレジスターは1を返します。
0x0010 PIXELS_IN_PARALLEL RO このレジスターを読み出して、クロックサイクルごとに処理されるピクセル数を決定します。
0x0014 MAX_INPUT_WIDTH RO このレジスターを読み出して、サポートされている入力フィールドの最大幅を決定します。
0x0018 MAX_OUTPUT_WIDTH RO このレジスターを読み出して、サポートされている出力フィールドの最大幅を決定します。
0x001C ALGORITHM RO このレジスターを読み出して、スケーラーがどのアルゴリズムを使用するようにコンフィグレーションされているかを決定します。nearest neighborの場合は0、bilinearの場合は1、polyphaseの場合は2を返します。
0x0020 COEFFS_RUNTIME_LOAD RO このレジスターを読み出して、Avalonメモリーマップド・エージェント・インターフェイスを介したランタイム時の係数の更新がサポートされているかどうかを判断します。更新がサポートされている場合は1を返し、そうでない場合は0を返します。
0x0024 COEFF_MEM_INIT RO このレジスターを読み出して、スケーラーがリセット時に初期化済みの係数でコンフィグレーションされているかどうかを判断します。係数が事前に初期化済みの場合は1を返し、それ以外の場合は0を返します。
0x0028 V_SCALING_ENABLED RO このレジスターを読み出して、スケーラーが垂直スケーリングをサポートするようにコンフィグレーションされているかどうかを判断します。垂直スケーリングがサポートされている場合は1を返し、サポートされていない場合は0を返します。
0x002C V_NUM_TAPS RO このレジスターを読み出して、垂直スケーリング・フィルターのタップ数を決定します。
0x0030 V_NUM_PHASES RO このレジスターを読み出して、垂直スケーリング・フィルターのフェーズ数を決定します。
0x0034 V_NUM_BANKS RO このレジスターを読み出して、垂直スケーリング・フィルターの係数バンク数を決定します。
0x0038 V_COEFFS_SIGNED RO このレジスターを読み出して、垂直スケーリング・フィルターが符号付き係数を使用するかどうかを判断します。係数が符号付きの場合は1を返し、それ以外の場合は0を返します。
0x003C V_COEFFS_INT_BITS RO このレジスターを読み出して、垂直スケーリング・フィルター係数を表すために使用される整数ビットの数を決定します。
0x0040 V_COEFFS_FRAC_BITS RO このレジスターを読み出して、垂直スケーリング・フィルター係数を表す小数ビットの数を決定します。
0x0044 H_SCALING_ENABLED RO このレジスターを読み出して、スケーラーが水平スケーリングをサポートしているかどうかを判断します。水平スケーリングがサポートされている場合は1を返し、そうでない場合は0を返します。
0x0048 H_NUM_TAPS RO このレジスターを読み出して、水平スケーリング・フィルターのタップ数を決定します。
0x004C H_NUM_PHASES RO このレジスターを読み出して、水平スケーリング・フィルタのフェーズ数を決定します。
0x0050 H_NUM_BANKS RO このレジスターを読み出して、水平スケーリング・フィルター係数バンクの数を決定します。
0x0054 H_COEFFS_SIGNED RO このレジスターを読み出して、水平スケーリング・フィルターが符号付き係数を使用するかどうかを判断します。係数が符号付きの場合は1を返し、それ以外の場合は0を返します。
0x0058 H_COEFFS_INT_BITS RO このレジスターを読み出して、水平スケーリング・フィルター係数を表す整数ビットの数を決定します。
0x005C H_COEFFS_FRAC_BITS RO このレジスターを読み出して、水平スケーリング・フィルター係数を表す小数ビットの数を決定します。
0x0060 to 0x0067 - - 予約済み
0x0068 V_PARTIAL_SCALING_ENABLED RO このレジスター読み出して、垂直部分スケーリングがオンかどうかを判断します
0c006C H_PARTIAL_SCALING_ENABLED RO このレジスター読み出して、水平部分スケーリングがオンかどうかを判断します
0x0070to 0x011F - - 未使用
表 495.  Scaler IPのコントロールおよびデバッグレジスター詳細については、制御パケットを参照してください。ソフトウェアAPIでのレジスター名は、必要に応じて INTEL_VVP、INTEL_VVP_CORE、または INTEL_VVP_SCALER のプリフィクスと、オプションの REG サフィックスを付けて表示されます。
アドレス レジスター アクセス 説明
Lite 80 Full
0x0120 IMG_INFO_WIDTH RW RO

liteをオンにするときは、このレジスターを使用して、受信ビデオフィールドの予想される幅を設定します。

liteをオフにしてDebug featuresをオンにすると、このレジスターは、スケーラーが画像情報パケット内の情報から導出した幅を返します。

horizontal partial scalingをオンにすると、このレジスターの値は、オーバースキャン・データを含め、このスケーラーが各受信ビデオラインで受信するピクセル数を指定します。

0x0124 IMG_INFO_HEIGHT RW RO

lite をオンにすると、このレジスターを使用して、受信ビデオフィールドの予想される高さを設定します。

liteをオフにしてDebug featuresをオンにすると、このレジスターはスケーラーが画像情報パケット内の情報から導出した高さを返します。

vertical partial scalingをオンにすると、このレジスターの値は、このスケーラーが各受信フレームで受信するライン数 (オーバースキャン・データを含む) を指定します。

0x0128 IMG_INFO_INTERLACE - RO liteをオフにしてDebug featuresをオンにすると、このレジスターは、スケーラーが画像情報パケット内の情報から導出したインターレース・ニブルを返します。ライトモードでは使用されません。
0x012C Reserved - - 予約済み
0x0130 IMG_INFO_COLORSPACE - RO liteをオフにしてDebug featuresをオンにすると、このレジスターはスケーラーが画像情報パケット内の情報から導出したカラースペースを返します。ライトモードでは使用されません。
0x0134 IMG_INFO_SUBSAMPLING - RO liteをオフにしてDebug featuresをオンにすると、このレジスターは、スケーラーが画像情報パケット内の情報から導出したサブサンプリングを返します。ライトモードでは使用されません。
0x0138 IMG_INFO_COSITING - RO liteをオフにしてDebug featuresをオンにすると、このレジスターは、スケーラーが画像情報パケット内の情報から導出したコサイティングを返します。ライトモードでは使用されません。
0x013C IMG_INFO_FIELD_COUNT - RO liteをオフにしてDebug featuresをオンにすると、このレジスターは、スケーラーが画像情報パケット内の情報から取得したフィールド数を返します。ライトモードでは使用されません。
0x012C to 0x013C - - - 未使用
0x0140 STATUS RO

ビット0 : Status ビット。

1はスケーラーがビデオフィールドを処理していることを意味し、それ以外の場合は0を示します。

liteをオフにした場合、

ビット1 : Pending register updates ビット。

設定レジスター (0x0148 ～ 0x0154) に書き込むと、IPは pending register updates ビットを生成し、スケーリング設定に対する未処理の変更を示します。

IPは、COMMIT レジスターへの書き込み後の次のフィールド境界でこのビットを下げます。

0x0144 COMMIT RW liteをオフにする場合にのみ使用してください。IPは、このレジスターへの書き込みが発行されるまで、レジスターマップを介してスケーリング設定 (係数ではない) への変更を保持します。書き込む値は重要ではありません。
0x0148 OUTPUT_WIDTH RW

出力フィールド幅を設定するには、このレジスターに書き込みます。水平スケーリングがイネーブルになっていない場合は使用されません。

horizontal partial scalingをオンにすると、このレジスターの値は、このスケーラーが各ラインに対して生成する出力ピクセル数を指定します。

0x014C OUTPUT_HEIGHT RW

出力フィールドの高さを設定するには、このレジスターに書き込みます。垂直スケーリングがイネーブルになっていない場合は使用されません。

vertical partial scalingをオンにすると、このレジスターの値は、このスケーラーがフレームごとに生成する出力ライン数を指定します。

0x0150 H_BANK RW このレジスターに書き込むと、水平スケーリング・フィルター係数の読み出しバンクが設定されます。
0x0154 V_BANK RW このレジスターに書き込むと、垂直スケーリング・フィルター係数の読み出しバンクが設定されます。
0x0158 TOTAL_IN_WIDTH RW Horizontal partial image scalingをオンにした場合のみ。このレジスターに書き込み、タイル化された入力フレームの全体の幅を設定します。
0x015C TOTAL_OUT_WIDTH RW Horizontal partial image scalingをオンにした場合のみ。このレジスターに書き込み、タイル化された出力フレームの全体の幅を設定します。
0x0160 H_POS_ERROR RW

Horizontal partial image scalingをオンにした場合のみ。このレジスターに書き込み、水平サブピクセル・オフセットを設定します。o s が、このスケーラーが生成する完全な出力フレーム内の最初の出力ピクセルのインデックスである場合、水平サブピクセル・オフセットは次のように計算されます。

0x0164 H_PHASE_OFFSET RW

Horizontal partial image scalingをオンにした場合のみ。このレジスターに書き込み、水平位相オフセットを設定します。o s が、このスケーラーが生成する完全な出力フレーム内の最初の出力ピクセルのインデックスである場合、水平位相オフセットは次のように計算されます。

0x0168 H_PHASE_ERROR RW

Horizontal partial image scalingをオンにした場合のみ。水平サブ位相オフセットを設定するには、このレジスターに書き込みます。o s が、このスケーラーが生成する完全な出力フレーム内の最初の出力ピクセルのインデックスである場合、水平サブフェーズ・オフセットは次のように計算されます。

0x016C H_EXTENDED_FILL RW Horizontal partial image scalingをオンにした場合のみ。左エッジのオーバースキャン機能をイネーブルするには、このレジスターに書き込みます。オーバースキャンをイネーブルするにはビット0に1を書き込み、オーバースキャンをディスエーブルするにはビット0に0を書き込みます。
0x0170 TOTAL_IN_HEIGHT RW Vertical partial image scalingをオンにした場合のみ。このレジスターに書き込み、タイル化された入力フレーム () の全体の高さを設定します。
0x0174 TOTAL_OUT_HEIGHT RW Vertical partial image scalingをオンにした場合のみ。このレジスターに書き込み、タイル化された出力フレーム () の全体の高さを設定します。
0x0178 V_POS_ERROR RW

Vertical partial image scalingをオンにした場合のみ。このレジスターに書き込み、垂直サブピクセル・オフセットを設定します。o s が、このスケーラーが生成する完全な出力フレーム内の最初の出力ラインのインデックスである場合、垂直サブピクセル・オフセットは次のように計算されます。

0x017C V_PHASE_OFFSET RW

Vertical partial image scalingをオンにした場合のみ。垂直位相オフセットを設定するには、このレジスターに書き込みます。o s が、このスケーラーが生成する完全な出力フレーム内の最初の出力ラインのインデックスである場合、垂直位相オフセットは次のように計算されます。

0x0180 V_PHASE_ERROR RW

Vertical partial image scalingをオンにした場合のみ。このレジスターに書き込み、垂直サブ位相オフセットを設定します。o s が、このスケーラーが生成する完全な出力フレーム内の最初の出力ラインのインデックスである場合、垂直サブ位相オフセットは次のように計算されます。

0x0184 V_EXTENDED_FILL RW Vertical partial image scalingをオンにした場合のみ。上エッジのオーバースキャン機能をイネーブルするには、このレジスターに書き込みます。オーバースキャンをイネーブルするにはビット0に1を書き込み、オーバースキャンをディスエーブルするにはビット0に0を書き込みます。
0x0188 to 0x01FC - - 未使用
0x0200 RT_COEFF_LOAD_BANK_SELECT WO このレジスターに書き込むと、更新されるスケーリング・フィルター係数バンクのインデックスが設定されます。
0x0204 RT_COEFF_LOAD_PHASE_SELECT WO このレジスターに書き込むと、更新するスケーリング・フィルター位相のインデックスを設定します。
0x0208 RT_COEFF_LOAD_COMMIT WO このレジスターに1を書き込むと、RT_COEFF_LOAD_TAP_X レジスターの係数情報が、 RT_COEFF_LOAD_BANK_SELECT と RT_COEFF_LOAD_PHASE_SELECT でそれぞれ指定された水平スケーリング・フィルター係数バンクと位相にコミットされます。このレジスターに0を書き込むと、RT_COEFF_LOAD_TAP_X レジスター内の係数情報が、RT_COEFF_LOAD_BANK_SELECT と RT_COEFF_LOAD_PHASE_SELECT でそれぞれ指定された垂直スケーリング・フィルター係数バンクおよび位相にコミットされます。
0x020C-0x0308 RT_COEFF_LOAD_TAP_0 - RT_COEFF_LOAD_TAP_63 WO 垂直または水平スケーリング・フィルター位相の新しい係数値を設定するための最大64個のレジスター。垂直スケーリング・フィルターにN タップがある場合、最初の Nレジスターのみを更新した後に、RT_COEFF_LOAD_COMMIT レジスターに書き込む必要があります。水平スケーリング・フィルターにM タップがある場合、Mレジスターのみを更新した後に、RT_COEFF_LOAD_COMMIT レジスターに書き込む必要があります。

レジスタービットの説明

表 496.  VID_PID
名前 ビット 説明
Scaler version ID and product ID 31:0 このレジスターは、常に0x0000_0234を返します。
  • 15:0は製品IDであり、常に0x0234を返します。
  • 31:16はベンダーIDであり、常に0x6AF7を返します。
表 497.  VERSION
名前 ビット 説明
Lite mode parameterization bit 7:0 レジスターマップ・バージョン。0x01を返します。
QPDS patch revision 15:8 0x00を返します。
QPDS update revision 23:16 リリースごとに更新されます。214の場合、0x04を返します。
QPDS major revision 31:24 リリースごとに更新されます。21.4の場合、0x15を返します。
表 498.  LITE_MODE
名前 ビット 説明
Lite mode parameterization bit 31:0 lite modeがオンの場合は1を返し、それ以外の場合は0を返します。
表 499.  DEBUG_ENABLED
名前 ビット 説明
Debug features parameterization bit 31:0 debug featuresがオンの場合は1を返し、それ以外の場合は0を返します。
表 500.  PIXELS_IN_PARALLEL
名前 ビット 説明
Pixels in parallel 31:0 クロックサイクルごとに処理されるピクセル数です。
表 501.  MAX_INPUT_WIDTH
名前 ビット 説明
Maximum input width 31:0 サポートされている入力フィールドの最大幅です。
表 502.  MAX_OUTPUT_WIDTH
名前 ビット 説明
Maximum output width 31:0 サポートされている出力フィールドの最大幅です。
表 503.  ALGORITHM
名前 ビット 説明
Algorithm 31:0 nearest neighborの場合は0、bilinearの場合は1、polyphaseの場合は2を返します。
表 504.   COEFFS_RUNTIME_LOAD
名前 ビット 説明
Runtime load 31:0 Runtime coefficient updatesがオンの場合は1を返し、それ以外の場合は0を返します。polyphaseに対してのみ有効です。
表 505.   COEFF_MEM_INIT
名前 ビット 説明
Coefficient memory initialized 31:0 スケーリング・フィルター係数メモリーがリセット時に初期化済みの場合は1を返し、そうでない場合は0を返します。polyphaseに対してのみ有効です。
表 506.   V_SCALING_ENABLED
名前 ビット 説明
Vertical scaling enabled 31:0 Enable vertical scalingがオンの場合は1を返し、それ以外の場合は0を返します。
表 507.   V_NUM_TAPS
名前 ビット 説明
Vertical scaling filter taps 31:0 垂直スケーリング・フィルターのタップ数を返します。
表 508.   V_NUM_PHASES
名前 ビット 説明
Vertical scaling filter phases 31:0 垂直スケーリング・フィルターのフェーズ数を返します。polyphaseに対してのみ有効です。
表 509.   V_NUM_BANKS
名前 ビット 説明
Vertical scaling filter coefficient banks 31:0 垂直スケーリング・フィルター係数バンクの数を返します。ポリフェーズ・スケーリングが選択されている場合にのみ有効です。
表 510.   V_COEFFS_SIGNED
名前 ビット 説明
Vertical scaling filter coefficients signed 31:0 垂直スケーリング・フィルター係数が符号付き値の場合は1を返し、それ以外の場合は0を返します。polyphaseに対してのみ有効です。
表 511.   V_COEFFS_INT_BITS
名前 ビット 説明
Vertical scaling filter coefficients integer bits 31:0 垂直スケーリング・フィルター係数を表すために使用される整数ビットの数を返します。polyphaseに対してのみ有効です。
表 512.   V_COEFFS_FRAC_BITS
名前 ビット 説明
Vertical scaling filter coefficients fraction bits 31:0 垂直スケーリング・フィルター係数を表す小数ビットの数を返します。polyphaseに対してのみ有効です。
表 513.   H_SCALING_ENABLED
名前 ビット 説明
Horizontal scaling enabled 31:0 水平スケーリングが有効な場合は1を返し、それ以外の場合は0を返します。
表 514.  H_NUM_TAPS
名前 ビット 説明
Horizontal scaling filter taps 31:0 水平方向のスケーリング・フィルターのタップ数を返します。
表 515.   H_NUM_PHASES
名前 ビット 説明
Horizontal scaling filter phases 31:0 水平スケーリング・フィルターのフェーズの数を返します。polyphaseに対してのみ有効です。
表 516.   H_NUM_BANKS
名前 ビット 説明
Horizontal scaling filter coefficient banks 31:0 水平スケーリング・フィルター係数バンクの数を返します。polyphaseに対してのみ有効です。
表 517.   H_COEFFS_SIGNED
名前 ビット 説明
Horizontal scaling filter coefficients signed 31:0 水平スケーリング・フィルター係数が符号付き値の場合は1を返し、それ以外の場合は0を返します。polyphaseに対してのみ有効です。
表 518.   H_COEFFS_INT_BITS
名前 ビット 説明
Horizontal scaling filter coefficients integer bits 31:0 水平スケーリング・フィルター係数を表す整数ビットの数を返します。polyphaseに対してのみ有効です。
表 519.   H_COEFFS_FRAC_BITS
名前 ビット 説明
Horizontal scaling filter coefficients fraction bits 31:0 水平スケーリング・フィルター係数を表す小数部のビット数を返します。polyphaseに対してのみ有効です。
表 520.  V_PARTIAL_SCALING_ENABLED
名前 ビット 説明
Vertical partial image scaling enabled 31:0 垂直部分画像のスケーリングをオンにすると1を返し、それ以外の場合は0を返します。
表 521.   H_PARTIAL_SCALING_ENABLED
名前 ビット 説明
Horizontal partial image scaling enabled 31:0 水平部分画像のスケーリングをオンにすると1を返し、それ以外の場合は0を返します。
表 522.   IMG_INFO_WIDTH
名前 ビット 説明
Width bits 15:0

lite modeがオンの場合、このレジスターに書き込み、受信ビデオフィールドの予想される幅を設定します。

デバッグ機能が有効な完全なパラメーター化の場合、このレジスターは、最後に受信した画像情報パケットから width-1 フィールドを返し、 widthを加算して幅の値を返します。

unused 31:16 Unused.
表 523.   IMG_INFO_HEIGHT
名前 ビット 説明
Height bits 15:0

lite modeがオンの場合、このレジスターに書き込み、受信ビデオフィールドの予想される高さを設定します。

デバッグ機能をイネーブルして完全なパラメーター化を行う場合、このレジスターは、最後に受信した画像情報パケットから height-1 フィールドを読み出し、1を加算して height の値を返します。

unused 31:16 Unused.
表 524.  IMG_INFO_INTERLACE
名前 ビット 説明
IntlaceNibble bits 3:0

lite modeがオンの場合、このレジスターは機能しません。

lite modeがオフでdebug featuresがオンの場合、このレジスターは、intlaceNibble フィールドを最後に受信した image information packet から返します。

unused 31:4 未使用
表 525.  IMG_INFO_COLORSPACE
名前 ビット 説明
CSP code bits 6:0

lite modeがオンの場合、このレジスターは機能しません。

lite modeがオフでdebug featuresがオンの場合、 このレジスターは最後に受信した画像情報パケットから7ビット CSP フィールドを返します。

unused 31:7 未使用
表 526.  IMG_INFO_SUBSAMPLING
名前 ビット 説明
SubSa code bits 1:0

lite modeがオンの場合、このレジスターは機能しません。

lite modeがオフでdebug featuresがオンの場合、このレジスターは最後に受信した画像情報パケットから SUBSA フィールドを返します。

unused 31:2 未使用
表 527.  IMG_INFO_COSITING
名前 ビット 説明
Cosite code bits 1:0

lite modeがオンの場合、このレジスターは機能しません。

lite modeがオフでdebug featuresがオンの場合、このレジスターは最後に受信した画像情報パケットから COSITE フィールドを返します。

unused 31:2 未使用
表 528.  IMG_INFO_FIELD_COUNT
名前 ビット 説明
Count bits 6:0

lite modeがオンの場合、このレジスターは機能しません。

lite modeがオフでdebug featuresがオンの場合、このレジスターは最後に受信した画像情報パケットから7ビット FIELD_COUNT フィールドを返します。

unused 31:7 未使用
表 529.  STATUS
名前 ビット 説明
Status bit 0 1はスケーラーがビデオフィールドを処理していることを意味し、それ以外の場合は0を示します。
Pending register updates bit 1 1はスケーラーにペンディング中の更新があり、そうでない場合は0を示します。
unused 31:2 未使用
表 530.  COMMIT
名前 ビット 説明
unused 31:0 未使用
表 531.  OUTPUT_WIDTH
名前 ビット 説明
Output width 15:0 出力フィールド幅
unused 31:16 未使用
表 532.  OUTPUT_HEIGHT
名前 ビット 説明
Output height 15:0 出力フィールドの高さ
unused 31:16 未使用
表 533.  H_BANK
名前 ビット 説明
Horizontal scaling filter coefficient read bank 3:0 水平スケーリング・フィルター係数の読み出しバンク
unused 31:4 未使用
表 534.  V_BANK
名前 ビット 説明
Vertical scaling filter coefficient read bank 3:0 垂直スケーリング・フィルター係数の読み出しバンク
unused 31:4 未使用
表 535.  TOTAL_IN_WIDTH
名前 ビット 説明
Total input frame width 15:0 タイル化された入力フレーム全体の幅 (Horizontal partial image scaling がオンになっている場合にのみ使用)
Unused 31:4 未使用
表 536.  TOTAL_OUT_WIDTH
名前 ビット 説明
Total output frame width 15:0 タイル化された出力フレーム全体の幅 (Horizontal partial image scalingがオンになっている場合にのみ使用)
Unused 31:4 未使用
表 537.  H_POS_ERROR
名前 ビット 説明
Horizontal sub-pixel offset 15:0 水平サブピクセル・オフセット (Horizontal partial image scalingがオンになっている場合にのみ使用)
Unused 31:4 未使用
表 538.  H_PHASE_OFFSET
名前 ビット 説明
Horizontal phase offset 15:0 水平位相オフセット (Horizontal partial image scalingがオンになっている場合にのみ使用)
Unused 31:4 未使用
表 539.  H_PHASE_ERROR
名前 ビット 説明
Horizontal sub-phase offset 15:0 水平サブフェーズ・オフセット (Horizontal partial image scalingがオンになっている場合にのみ使用)
Unused 31:4 未使用
表 540.  H_EXTENDED_FILL
名前 ビット 説明
Enable horizontal left edge overscan 0 水平方向の左端のオーバースキャンのイネーブル (Horizontal partial image scalingがオンになっている場合にのみ使用)
Unused 31:1 未使用
表 541.  TOTAL_IN_HEIGHT
名前 ビット 説明
Total input frame height 15:0 タイル化された入力フレーム全体の高さ (Vertical partial image scalingがオンになっている場合にのみ使用)
Unused 31:4 未使用
表 542.  TOTAL_OUT_HEIGHT
名前 ビット 説明
Total output frame height 15:0 タイル化された出力フレーム全体の高さ (Vertical partial image scalingがオンになっている場合にのみ使用)
Unused 31:16 未使用
表 543.  V_POS_ERROR
名前 ビット 説明
Vertical sub-pixel offset 15:0 垂直サブピクセル・オフセット (Vertical partial image scalingがオンになっている場合にのみ使用)
Unused 31:16 未使用
表 544.  V_PHASE_OFFSET
名前 ビット 説明
Vertical phase offset 15:0 垂直位相オフセット (Vertical partial image scalingがオンになっている場合にのみ使用)
Unused 31:16 未使用
表 545.  V_PHASE_ERROR
名前 ビット 説明
Vertical sub-phase offset 15:0 垂直サブフェーズ・オフセット (Vertical partial image scalingがオンになっている場合にのみ使用)
Unused 31:16 未使用
表 546.  V_EXTENDED_FILL
名前 ビット 説明
Enable vertical top edge overscan 0 垂直上端オーバースキャンのイネーブル (Vertical partial image scalingがオンになっている場合にのみ使用)
Unused 31:1 未使用
表 547.  RT_COEFF_LOAD_BANK_SELECT
名前 ビット 説明
Coefficient write bank 3:0 更新する係数バンクのインデックス
unused 31:4 未使用
表 548.  RT_COEFF_LOAD_PHASE_SELECT
名前 ビット 説明
Coefficient write phase 7:0 更新する係数フェーズのインデックス
unused 31:8 未使用
表 549.  RT_COEFF_LOAD_COMMIT
名前 ビット 説明
unused 31:0 未使用
表 550.  RT_COEFF_LOAD_TAP_X
名前 ビット 説明
Coefficient value coeff_width-1:0 フィルタータップXの係数値
unused 31:coeff_width 未使用
80

lite modeをオンにすると、レジスターは Debug featuresをオンにした場合のみRWになり、それ以外の場合はWOになります。フルモードの場合は、 lite modeをオフにしてください。

レベル 2 の表題