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1. Video and Vision Processing Suiteについて
2. Video and Vision Processing IPのスタートガイド
3. Video and Vision Processing IPの機能の説明
4. Video and Vision Processing IPインターフェイス
5. Video and Vision Processing IPレジスター
6. Video and Vision Processing IPのソフトウェア・プログラミング・モデル
7. Protocol Converter Intel® FPGA IP
8. 3D LUT Intel® FPGA IP
9. AXI-Stream Broadcaster Intel® FPGA IP
10. Bits per Color Sample Adapter Intel FPGA IP
11. Chroma Key Intel® FPGA IP
12. Chroma Resampler Intel® FPGA IP
13. Clipper Intel® FPGA IP
14. Clocked Video Input Intel® FPGA IP
15. Clocked Video to Full-Raster Converter Intel® FPGA IP
16. Clocked Video Output Intel® FPGA IP
17. Color Space Converter Intel® FPGA IP
18. Deinterlacer Intel® FPGA IP
19. FIR Filter Intel® FPGA IP
20. Frame Cleaner Intel® FPGA IP
21. Full-Raster to Clocked Video Converter Intel® FPGA IP
22. Full-Raster to Streaming Converter Intel® FPGA IP
23. Genlock Controller Intel® FPGA IP
24. Generic Crosspoint Intel® FPGA IP
25. Genlock Signal Router Intel® FPGA IP
26. Guard Bands Intel® FPGA IP
27. Interlacer Intel® FPGA IP
28. Mixer Intel® FPGA IP
29. Parallel Converter Intel® FPGA IPのピクセル
30. Scaler Intel® FPGA IP
31. Stream Cleaner Intel® FPGA IP
32. Switch Intel® FPGA IP
33. Tone Mapping Operator Intel® FPGA IP
34. Test Pattern Generator Intel® FPGA IP
35. Video and Vision Monitor Intel FPGA IP
36. Video Frame Buffer Intel® FPGA IP
37. Video Frame Reader Intel FPGA IP
38. Video Frame Writer Intel FPGA IP
39. Video Streaming FIFO Intel® FPGA IP
40. Video Timing Generator Intel® FPGA IP
41. Warp Intel® FPGA IP
42. デザイン・セキュリティー
43. Video and Vision Processing Suiteユーザーガイドの文書改訂履歴
23.4.1. Genlockコントローラーのフリーランニングの実現 (初期化またはロックからリファレンス・クロックNまで)
23.4.2. リファレンス・クロックNへのロック (Genlock Controller IPフリーランニングから)
23.4.3. VCXOホールドオーバーの設定
23.4.4. Genlock Controller IPの再起動
23.4.5. リファレンス・クロックN Newへのロック (リファレンス・クロックN Oldへのロックから)
23.4.6. リファレンス・クロックまたはVCXOベース周波数への変更 (p50およびp59.94ビデオ・フォーマット間の切り替え、またはその逆)
23.4.7. リファレンス・クロックの妨害 (ケーブルの引っ張り)
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14.1. Clocked Video Input IPについて
Clocked Video Input IPを使用すると、タイミングを意識したクロックビデオ入力インターフェイスとタイミングに依存しないビデオ・ストリーミング出力インターフェイスの間でビデオデータを転送できます。このIPは、フルラスター・バスからビデオ・タイミング・データを削除し、ピクセルデータのみをインテルFPGAストリーミング・ビデオ・フォーマットに残すことでシームレスな変換を実現します。通常、IPはビデオ接続からビデオ処理IPにデータを転送するためのブリッジです。
このIPは、AXI4-Sインターフェイスの TDATA バスにエンベデッドされたピクセルデータおよびタイミングマーカーのフルラスター・インターフェイスとして、フルラスター・ビデオ入力形式を受け入れます。また、このIPは TDATA バスからタイミングマーカーをフィルタリングして除去し、インテルFPGAストリーミング・ビデオ・プロトコル仕様に準拠したビデオアクティブのみのデータ形式を出力インターフェイスに提供します。
図 24. Clocked Video Input IPのブロック図
IPは、フレームカウンター、1秒あたりのフレーム、アクティブおよびブランキング・ビデオ・フレーム情報などのさまざまなビデオ統計の収集を提供します。これらすべての情報は、プロセッサー・レジスター・インターフェイスから直接アクセスできます。
図 25. ビデオ統計情報
この図では、IPが1080p60ビデオ解像度に対して提供できるビデオ統計情報の例を示しています。
デフォルトでは、IPはビデオ統計収集の一部として、フルラスターおよびビデオのアクティブな高さと幅の情報のみを提供します。ただし、GUIでビデオ・テレメトリクス情報を選択すると、IPはより包括的なビデオ・タイミング・パラメーターのセットを提供します。オプションのフレーム/秒カウンターによって、正確なフレームレート推定とそれに対応するフルラスター・ビデオ・クロックが提供されます。
このIPでは、水平および垂直タイミングマーカー、VsynchおよびHsynchの自動極性検出を提供し、インターレースされたビデオ形式の自動検出を可能にします。プロセッサー制御インターフェイスを使用して自動検出をコンフィグレーションできます。
図 26. フルラスターのタイミングこの図では、IPによって収集されたビデオ統計値がフルラスター・ビデオ・フレームとどのように相関するかを示しています。
このIPでは、入力ビデオドメインから出力ビデオドメインへのクロック・ドメイン・ジャンプを処理する非同期FIFOバッファーも提供します。オプションのフレームクリーナーをIPのバックエンドで使用できます。フレームクリーナーを使用すると、ユーザーがコンフィグレーション可能なカラーパターンを挿入することによって、不完全なフレーム (ケーブルが抜けているなどの理由で) を自動的にパディングすることができます。プロセッサー制御インターフェイスを使用して、ランタイム時にフレームクリーナーをオンまたはオフにできます。
図 27. 破損したフレームこの図では、出力フレームが破損し、エンベデッドされたフレームクリーナーがClocked Video Input IPからパディング (ピンクのピクセル) を追加してビデオ出力ラスターを完成させる例を示しています。