Video and Vision Processing Suite Intel® FPGA IPユーザーガイド

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ID 683329
日付 6/26/2023
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ドキュメント目次
ドキュメント目次 x
1. Video and Vision Processing Suiteについて 2. Video and Vision Processing IPのスタートガイド 3. Video and Vision Processing IPの機能の説明 4. Video and Vision Processing IPインターフェイス 5. Video and Vision Processing IPレジスター 6. Video and Vision Processing IPのソフトウェア・プログラミング・モデル 7. Protocol Converter Intel® FPGA IP 8. 3D LUT Intel® FPGA IP 9. AXI-Stream Broadcaster Intel® FPGA IP 10. Bits per Color Sample Adapter Intel FPGA IP 11. Chroma Key Intel® FPGA IP 12. Chroma Resampler Intel® FPGA IP 13. Clipper Intel® FPGA IP 14. Clocked Video Input Intel® FPGA IP 15. Clocked Video to Full-Raster Converter Intel® FPGA IP 16. Clocked Video Output Intel® FPGA IP 17. Color Space Converter Intel® FPGA IP 18. Deinterlacer Intel® FPGA IP 19. FIR Filter Intel® FPGA IP 20. Frame Cleaner Intel® FPGA IP 21. Full-Raster to Clocked Video Converter Intel® FPGA IP 22. Full-Raster to Streaming Converter Intel® FPGA IP 23. Genlock Controller Intel® FPGA IP 24. Generic Crosspoint Intel® FPGA IP 25. Genlock Signal Router Intel® FPGA IP 26. Guard Bands Intel® FPGA IP 27. Interlacer Intel® FPGA IP 28. Mixer Intel® FPGA IP 29. Parallel Converter Intel® FPGA IPのピクセル 30. Scaler Intel® FPGA IP 31. Stream Cleaner Intel® FPGA IP 32. Switch Intel® FPGA IP 33. Tone Mapping Operator Intel® FPGA IP 34. Test Pattern Generator Intel® FPGA IP 35. Video and Vision Monitor Intel FPGA IP 36. Video Frame Buffer Intel® FPGA IP 37. Video Frame Reader Intel FPGA IP 38. Video Frame Writer Intel FPGA IP 39. Video Streaming FIFO Intel® FPGA IP 40. Video Timing Generator Intel® FPGA IP 41. Warp Intel® FPGA IP 42. デザイン・セキュリティー 43. Video and Vision Processing Suiteユーザーガイドの文書改訂履歴
1. Video and Vision Processing Suiteについて x
1.1. Video and Vision Processing IPの機能 1.2. デバイスファミリーのサポート 1.3. Video and Vision Processing IPのリリース情報 1.4. ライトIPと完全IPのバリアント 1.5. ビデオとビジョンの用語集
2. Video and Vision Processing IPのスタートガイド x
2.1. Video and Vision Processing IP評価のタイムアウト動作 2.2. Video and Vision Processing IPの生成 2.3. Video and Vision Processing IPのシミュレーション
3. Video and Vision Processing IPの機能の説明 x
3.1. 補助制御パケット 3.2. レイテンシー 3.3. IPのデバッグ機能 3.4. ストール動作とエラー回復 3.5. Avalonストリーミング・ビデオ・プロトコルとインテルFPGAストリーミング・ビデオ・プロトコルの比較
5. Video and Vision Processing IPレジスター x
5.1. Video and Vision Processing IP制御の例
7. Protocol Converter Intel® FPGA IP x
7.1. Protocol Converter IPについて 7.2. Protocol Converter IPのパラメーター 7.3. Protocol Converter IPの機能の説明 7.4. Protocol Converter IPのインターフェイス 7.5. Protocol Converter IPレジスター 7.6. Protocol Converter IPのソフトウェアAPI
7.1. Protocol Converter IPについて x
7.1.1. Protocol Converter IPのパフォーマンスとリソース
8. 3D LUT Intel® FPGA IP x
8.1. 3D LUT Intel® FPGA IPについて 8.2. 3D LUT IPのパラメーター 8.3. 3D LUT IPブロックの詳細 8.4. 3D LUT IPレジスター 8.5. 3D LUT IPのソフトウェアAPI
8.1. 3D LUT Intel® FPGA IPについて x
8.1.1. 3D LUT IPの機能 8.1.2. 3D LUT IPのパフォーマンスIPおよびリソース情報
8.3. 3D LUT IPブロックの詳細 x
8.3.1. 3D LUT IPのインターフェイス 8.3.2. 3D LUT IPレイテンシー
9. AXI-Stream Broadcaster Intel® FPGA IP x
9.1. AXI-Stream Broadcaster IPについて 9.2. AXI-Stream Broadcaster IPのパラメーター 9.3. AXI-Stream Broadcaster IPのインターフェイス
9.1. AXI-Stream Broadcaster IPについて x
9.1.1. AXI-Stream Broadcaster IPの機能 9.1.2. AXI-Stream Broadcaster IPのパフォーマンスとリソース
10. Bits per Color Sample Adapter Intel FPGA IP x
10.1. Bits per Color Sample Adapter IPについて 10.2. Bits per Color Sample Adapter IPのパラメーター 10.3. Bits per Color Sample Adapter IPのインターフェイス
10.1. Bits per Color Sample Adapter IPについて x
10.1.1. Bits per Color Sample Adapter IPのパフォーマンスとリソース
11. Chroma Key Intel® FPGA IP x
11.1. Chroma Key IPについて 11.2. Chroma Key IPのパラメーター 11.3. Chroma Key IPのインターフェイス 11.4. Chroma Keyの置き換え 11.5. Chroma Key IPレジスター 11.6. Chroma Key IPのソフトウェアAPI
11.1. Chroma Key IPについて x
11.1.1. Chroma Key IPのパフォーマンスとリソース
12. Chroma Resampler Intel® FPGA IP x
12.1. Chroma Resampler IPについて 12.2. Chroma Resampler IPのパラメーター 12.3. Chroma Resampler IPの機能の説明 12.4. Chroma Resampler IPレジスター 12.5. Chroma Resampler IPのソフトウェアAPI
12.1. Chroma Resampler IPについて x
12.1.1. Chroma Resamplerのパフォーマンスとリソース
12.3. Chroma Resampler IPの機能の説明 x
12.3.1. Chroma Resampler IPのインターフェイス
13. Clipper Intel® FPGA IP x
13.1. Clipper IPについて 13.2. Clipper IPのパラメーター 13.3. Clipper IPのインターフェイス 13.4. Clipper IPレジスター 13.5. Clipper IPのソフトウェアAPI
13.1. Clipper IPについて x
13.1.1. Clipper IPのパフォーマンスとリソース
14. Clocked Video Input Intel® FPGA IP x
14.1. Clocked Video Input IPについて 14.2. Clocked Video Input IPの初期化 14.3. Clocked Video Input IPのパラメーター 14.4. Clocked Video Input IPのインターフェイス 14.5. Clocked Video Input IPレジスター 14.6. Clocked Video Input IPのソフトウェアAPI
14.1. Clocked Video Input IPについて x
14.1.1. Clocked Video Input IPの機能 14.1.2. Clocked Video Input IPのパフォーマンスとリソース
15. Clocked Video to Full-Raster Converter Intel® FPGA IP x
15.1. Clocked Video to Full-Raster Converter IPについて 15.2. Clocked Video to Full-Raster Converterのパラメーター 15.3. Clocked Video to Full-Raster Converterのブロックの説明 15.4. Clocked Video Converter to Full-Raster IPレジスター
15.1. Clocked Video to Full-Raster Converter IPについて x
15.1.1. Clocked Video to Full-Raster Converterの機能 15.1.2. Clocked Video to Full-Raster Converterのパフォーマンスとリソース
15.3. Clocked Video to Full-Raster Converterのブロックの説明 x
15.3.1. Clocked Video to Full-Raster Converterのインターフェイス
16. Clocked Video Output Intel® FPGA IP x
16.1. Clocked Video Output IPについて 16.2. Clocked Video Output IPのパラメーター 16.3. Clocked Video Output IPの機能の説明 16.4. Clocked Video Output IPのインターフェイス 16.5. Clocked Video Output IPレジスター 16.6. Clocked Video Output IPのソフトウェアAPI
16.1. Clocked Video Output IPについて x
16.1.1. Clocked Video Output IPのパフォーマンスとリソース 16.1.2. Clocked Video Output IPの機能
17. Color Space Converter Intel® FPGA IP x
17.1. Color Space Converter IPについて 17.2. Color Space Converter IPのパラメーター 17.3. Color Space Converter IPの機能説明 17.4. Color Space Converter IPレジスター 17.5. Color Space Converter IPのソフトウェアAPI
17.1. Color Space Converter IPについて x
17.1.1. Color Space Converter IPの機能 17.1.2. Color Space Converter IPのパフォーマンスとリソース
17.3. Color Space Converter IPの機能説明 x
17.3.1. Color Space Converter IPのインターフェイス
18. Deinterlacer Intel® FPGA IP x
18.1. Deinterlacer IPについて 18.2. Deinterlacerのパラメーター 18.3. Deinterlacerのインターフェイス 18.4. Deinterlacer IPレジスター 18.5. Deinterlacer IPのソフトウェアAPI
18.1. Deinterlacer IPについて x
18.1.1. デインターレーサーのパフォーマンスとリソース
19. FIR Filter Intel® FPGA IP x
19.1. FIR Filterについて 19.2. FIR Filterのパラメーター 19.3. FIR Filter IPの動作 19.4. FIR Filterのインターフェイス 19.5. FIR Filterレジスター 19.6. FIR Filter IPのソフトウェアAPI
19.1. FIR Filterについて x
19.1.1. FIR Filter IPのパフォーマンスとリソース
19.3. FIR Filter IPの動作 x
19.3.1. FIR Filterの処理 19.3.2. FIR Filterの精度 19.3.3. FIR係数の仕様 19.3.4. FIR Filterの対称性 19.3.5. 結果出力データ型の変換
19.3.4. FIR Filterの対称性 x
19.3.4.1. 対称性なし 19.3.4.2. 水平対称 19.3.4.3. 垂直対称 19.3.4.4. 水平および垂直の対称性 19.3.4.5. 対角対称
20. Frame Cleaner Intel® FPGA IP x
20.1. Frame Cleaner IPについて 20.2. Frame Cleaner IPのパラメーター 20.3. Frame Cleaner IPの機能説明 20.4. Frame Cleaner IPのインターフェイス 20.5. Frame Cleaner IPレジスター 20.6. Frame Cleaner IPのソフトウェアAPI
20.1. Frame Cleaner IPについて x
20.1.1. Frame Cleaner IPのパフォーマンスとリソース
21. Full-Raster to Clocked Video Converter Intel® FPGA IP x
21.1. Full-Raster to Clocked Video Converterについて 21.2. Full Raster to Clocked Video Converterのパラメーター 21.3. Full-Raster to Clocked Video Converterブロックの説明 21.4. Full-Raster to Clocked Video Converterレジスター
21.1. Full-Raster to Clocked Video Converterについて x
21.1.1. Full-Raster to Clocked Video Converterの特徴 21.1.2. Full-Raster to Clocked Video Converterのパフォーマンスとリソース使用率
21.3. Full-Raster to Clocked Video Converterブロックの説明 x
21.3.1. Full Raster to Clocked Video Converterのインターフェイス
22. Full-Raster to Streaming Converter Intel® FPGA IP x
22.1. Full-Raster to Streaming Converter IPについて 22.2. Full-Raster to Streaming Converterのパラメーター 22.3. Full-Raster to Streaming Converterのブロックの説明
22.1. Full-Raster to Streaming Converter IPについて x
22.1.1. Full-Raster to Streaming Converterの特徴 22.1.2. Full-Raster to Streaming Converterのパフォーマンスとリソース使用率
22.3. Full-Raster to Streaming Converterのブロックの説明 x
22.3.1. Full-Raster to Streaming Converterのインターフェイス
23. Genlock Controller Intel® FPGA IP x
23.1. Genlock Controller IPについて 23.2. Genlock Controller IPのパラメーター 23.3. Genlock Controller IPの機能説明 23.4. Genlock Controller IPソフトウェアの使用 23.5. Genlock Controller IPレジスター 23.6. Genlock Controller IPのソフトウェアAPI
23.1. Genlock Controller IPについて x
23.1.1. Genlock Controller IPのパフォーマンスとリソース
23.3. Genlock Controller IPの機能説明 x
23.3.1. Genlock Controller IPのインターフェイス
23.4. Genlock Controller IPソフトウェアの使用 x
23.4.1. Genlockコントローラーのフリーランニングの実現 (初期化またはロックからリファレンス・クロックNまで) 23.4.2. リファレンス・クロックNへのロック (Genlock Controller IPフリーランニングから) 23.4.3. VCXOホールドオーバーの設定 23.4.4. Genlock Controller IPの再起動 23.4.5. リファレンス・クロックN Newへのロック (リファレンス・クロックN Oldへのロックから) 23.4.6. リファレンス・クロックまたはVCXOベース周波数への変更 (p50およびp59.94ビデオ・フォーマット間の切り替え、またはその逆) 23.4.7. リファレンス・クロックの妨害 (ケーブルの引っ張り)
24. Generic Crosspoint Intel® FPGA IP x
24.1. Generic Crosspoint IPについて 24.2. Generic Crosspoint IPのパラメーター 24.3. Generic Crosspoint IPのインターフェイス 24.4. Generic Crosspoint IPレジスター 24.5. Generic Crosspoint IPのソフトウェアAPI
24.1. Generic Crosspoint IPについて x
24.1.1. Generic Crosspoint IPの特徴 24.1.2. Generic Crosspointのパフォーマンスとリソース
25. Genlock Signal Router Intel® FPGA IP x
25.1. Genlock Signal Router IPについて 25.2. Genlock Signal Router IPのパラメーター 25.3. Genlock Signal Router IPのインターフェイス 25.4. Genlock Signal Router IPレジスター 25.5. Genlock Signal Router IPのソフトウェアAPI
25.1. Genlock Signal Router IPについて x
25.1.1. Genlock Signal Router IPの機能 25.1.2. Genlock Signal Router IPのパフォーマンスとリソース
26. Guard Bands Intel® FPGA IP x
26.1. Guard Bands IPについて 26.2. Guard Bands IPのパラメーター 26.3. Guard Bands IPのインターフェイス 26.4. Guard Bands IPレジスター 26.5. Guard Bands IPのソフトウェアAPI
26.1. Guard Bands IPについて x
26.1.1. Guard Bands IPのパフォーマンスとリソース
27. Interlacer Intel® FPGA IP x
27.1. Interlacer IPについて 27.2. Interlacer IPのパラメーター 27.3. Interlacer IPの機能の説明 27.4. Interlacer IPレジスター 27.5. Interlacer IPのソフトウェアAPI
27.1. Interlacer IPについて x
27.1.1. Interlacer IPのパフォーマンスとリソース
27.3. Interlacer IPの機能の説明 x
27.3.1. Interlacer IPのインターフェイス
28. Mixer Intel® FPGA IP x
28.1. Mixer IPについて 28.2. Mixer IPのパラメーター 28.3. Mixer IPの機能の説明 28.4. Mixer IPレジスター 28.5. Mixer IPのソフトウェアAPI
28.1. Mixer IPについて x
28.1.1. Mixer IPのパフォーマンスとリソース
28.3. Mixer IPの機能の説明 x
28.3.1. Mixer IPのインターフェイス
29. Parallel Converter Intel® FPGA IPのピクセル x
29.1. Parallel Converter IPのピクセルについて 29.2. Parallel Converter IPパラメーターのピクセル 29.3. Parallel Converterインターフェイスのピクセル 29.4. Parallel Converterレジスターのピクセル 29.5. Parallel Converter IPのピクセルのソフトウェアAPI
29.1. Parallel Converter IPのピクセルについて x
29.1.1. Parallel Converter IPのピクセルのパフォーマンスとリソース
30. Scaler Intel® FPGA IP x
30.1. Scalerについて 30.2. Scaler IPのパラメーター 30.3. Scaler IPの機能の説明 30.4. Scaler IPレジスター 30.5. Scaler IPのソフトウェアAPI
30.1. Scalerについて x
30.1.1. Scaler IPのパフォーマンスとリソース
30.2. Scaler IPのパラメーター x
30.2.1. スケーラーの最大解像度
30.3. Scaler IPの機能の説明 x
30.3.1. 係数の選択 30.3.2. 係数の量子化 30.3.3. エッジ境界でのフィルター動作 30.3.4. 部分的なフレーム・スケーリング 30.3.5. 422および420クロマ・サンプルデータのスケーリング 30.3.6. Scaler IPのインターフェイス
30.3.1. 係数の選択 x
30.3.1.1. Scaler IPのランタイム係数の更新
31. Stream Cleaner Intel® FPGA IP x
31.1. Stream Cleaner IPについて 31.2. Stream Cleaner IPパラメーター 31.3. Stream Cleaner IPの機能説明
31.1. Stream Cleaner IPについて x
31.1.1. Stream Cleaner IPのパフォーマンスとリソース
31.3. Stream Cleaner IPの機能説明 x
31.3.1. Stream Cleaner IPのインターフェイス
32. Switch Intel® FPGA IP x
32.1. Switch IPについて 32.2. Switch IPのパラメーター 32.3. Switch IPの機能の説明 32.4. Switch IPレジスター 32.5. Switch IPのソフトウェアAPI
32.1. Switch IPについて x
32.1.1. Switch IPのパフォーマンスとリソース
32.3. Switch IPの機能の説明 x
32.3.1. Switch IPのレイテンシー 32.3.2. Switch IPのインターフェイス
33. Tone Mapping Operator Intel® FPGA IP x
33.1. Tone Mapping Operator IPについて 33.2. TMO IPのパラメーター 33.3. TMO IPのブロックの説明 33.4. TMO IPレジスター 33.5. TMO IPのソフトウェアAPI
33.1. Tone Mapping Operator IPについて x
33.1.1. TMO IPの機能 33.1.2. TMO IPのパフォーマンスとリソース使用率
33.3. TMO IPのブロックの説明 x
33.3.1. TMO IPのインターフェイス 33.3.2. TMO IPレイテンシー
34. Test Pattern Generator Intel® FPGA IP x
34.1. Test Pattern Generator IPについて 34.2. Test Pattern Generator IPのパラメーター 34.3. Test Pattern Generator IPの機能の説明 34.4. Test Pattern Generator IPレジスター 34.5. Test Pattern Generator IPのソフトウェアAPI
34.1. Test Pattern Generator IPについて x
34.1.1. Test Pattern Generator IPのパフォーマンスとリソース
34.3. Test Pattern Generator IPの機能の説明 x
34.3.1. Test Pattern Generator IPのインターフェイス
35. Video and Vision Monitor Intel FPGA IP x
35.1. Video and Vision Monitor IPについて 35.2. Video and Vision Monitor IPのパラメーター 35.3. Video and Vision Monitor IPの機能の説明 35.4. Video and Vision Monitor IPレジスター 35.5. Video and Vision MonitorのソフトウェアAPI
35.1. Video and Vision Monitor IPについて x
35.1.1. Video and Vision Monitor IPのパフォーマンスとリソース
35.3. Video and Vision Monitor IPの機能の説明 x
35.3.1. Video and Vision Monitor IPのインターフェイス
36. Video Frame Buffer Intel® FPGA IP x
36.1. Video Frame Buffer IPについて 36.2. Video Frame Buffer IPのパラメーター 36.3. Video Frame Buffer IPの機能の説明 36.4. Video Frame Buffer IPレジスター 36.5. Video Frame Buffer IPのソフトウェアAPI
36.1. Video Frame Buffer IPについて x
36.1.1. Video Frame Bufferのパフォーマンスとリソース
36.3. Video Frame Buffer IPの機能の説明 x
36.3.1. Video Frame Buffer IPのインターフェイス
37. Video Frame Reader Intel FPGA IP x
37.1. Video Frame Reader IPについて 37.2. Video Frame Reader IPのパラメーター 37.3. Video Frame Reader IPの機能の説明 37.4. Video Frame Reader IPのレジスター 37.5. Video Frame Reader IPのソフトウェアAPI
37.1. Video Frame Reader IPについて x
37.1.1. Video Frame Reader IPのパフォーマンスとリソース
37.3. Video Frame Reader IPの機能の説明 x
37.3.1. Video Frame Reader IPのインターフェイス
38. Video Frame Writer Intel FPGA IP x
38.1. Video Buffer Writer IPについて 38.2. Video Frame Writer IPのパラメーター 38.3. Video Frame Writer IPの機能の説明 38.4. Video Frame Writer IPレジスター 38.5. Video Frame Writer IPのソフトウェアAPI
38.1. Video Buffer Writer IPについて x
38.1.1. Video Frame Writer IPのパフォーマンスとリソース
38.3. Video Frame Writer IPの機能の説明 x
38.3.1. Video Frame Writer IPのインターフェイス
39. Video Streaming FIFO Intel® FPGA IP x
39.1. Video Streaming FIFO IPについて 39.2. Video Streaming FIFO IPのパラメーター 39.3. Video Streaming FIFO IPのインターフェイス
39.1. Video Streaming FIFO IPについて x
39.1.1. Video Streaming FIFO IPのパフォーマンスとリソース
40. Video Timing Generator Intel® FPGA IP x
40.1. Video Timing Generator IPについて 40.2. Video Timing Generator IPのパラメーター 40.3. Video Timing Generator IPの機能の説明 40.4. Video Timing Generator IPのインターフェイス 40.5. Video Timing Generator IPレジスター 40.6. Video Timing Generator IPのソフトウェアAPI
40.1. Video Timing Generator IPについて x
40.1.1. Video Timing Generator IPの機能 40.1.2. Video Timing Generator IPのパフォーマンスとリソース
41. Warp Intel® FPGA IP x
41.1. Warp IPについて 41.2. Warp IPのパラメーター 41.3. Warp IPのブロックの説明 41.4. Warp IPレジスター 41.5. Warp IPのソフトウェアAPI
41.1. Warp IPについて x
41.1.1. Warp IPの機能 41.1.2. Warp IPのパフォーマンスとリソース使用率
41.3. Warp IPのブロックの説明 x
41.3.1. ブロック・キャッシュ・ツール 41.3.2. Warp IPのインターフェイス 41.3.3. Warp IPのレイテンシー 41.3.4. Warp IPの外部メモリー
41.5. Warp IPのソフトウェアAPI x
41.5.1. Warp IPソフトウェアの使用 41.5.2. Warp IPのソフトウェアのコード例
42. デザイン・セキュリティー x
42.1. メモリー・サブシステム 42.2. デザイン・セキュリティーの考慮
1. Video and Vision Processing Suiteについて
2. Video and Vision Processing IPのスタートガイド
3. Video and Vision Processing IPの機能の説明
4. Video and Vision Processing IPインターフェイス
5. Video and Vision Processing IPレジスター
6. Video and Vision Processing IPのソフトウェア・プログラミング・モデル
7. Protocol Converter Intel® FPGA IP
8. 3D LUT Intel® FPGA IP
9. AXI-Stream Broadcaster Intel® FPGA IP
10. Bits per Color Sample Adapter Intel FPGA IP
11. Chroma Key Intel® FPGA IP
12. Chroma Resampler Intel® FPGA IP
13. Clipper Intel® FPGA IP
14. Clocked Video Input Intel® FPGA IP
15. Clocked Video to Full-Raster Converter Intel® FPGA IP
16. Clocked Video Output Intel® FPGA IP
17. Color Space Converter Intel® FPGA IP
18. Deinterlacer Intel® FPGA IP
19. FIR Filter Intel® FPGA IP
20. Frame Cleaner Intel® FPGA IP
21. Full-Raster to Clocked Video Converter Intel® FPGA IP
22. Full-Raster to Streaming Converter Intel® FPGA IP
23. Genlock Controller Intel® FPGA IP
24. Generic Crosspoint Intel® FPGA IP
25. Genlock Signal Router Intel® FPGA IP
26. Guard Bands Intel® FPGA IP
27. Interlacer Intel® FPGA IP
28. Mixer Intel® FPGA IP
29. Parallel Converter Intel® FPGA IPのピクセル
30. Scaler Intel® FPGA IP
31. Stream Cleaner Intel® FPGA IP
32. Switch Intel® FPGA IP
33. Tone Mapping Operator Intel® FPGA IP
34. Test Pattern Generator Intel® FPGA IP
35. Video and Vision Monitor Intel FPGA IP
36. Video Frame Buffer Intel® FPGA IP
37. Video Frame Reader Intel FPGA IP
38. Video Frame Writer Intel FPGA IP
39. Video Streaming FIFO Intel® FPGA IP
40. Video Timing Generator Intel® FPGA IP
41. Warp Intel® FPGA IP
42. デザイン・セキュリティー
43. Video and Vision Processing Suiteユーザーガイドの文書改訂履歴

38.4. Video Frame Writer IPレジスター

各レジスターは、読み出し専用 (RO) または読み書き (RW) のいずれかです。
表 723.   Video Frame Writer IPレジスター

ソフトウェアAPIでは、レジスター名はINTEL_VVP、INTEL_VVP_CORE、または INTEL_VVP_VIDEO FRAME WRITER のプリフィクスと、オプションの REG サフィックスで表示されます。

アドレス レジスター アクセス 説明
Parameterizationレジスター
0x0000 VID_PID RO Video Frame Writerの製品IDについては、このレジスターを読み出します。このレジスターは常に 0x6AF7_0249 を返します。
0x0004 VERSION RO Video Frame Writerのビルドにインテルが使用するインテルQuartusリリースのバージョン情報については、このレジスターを読み出します。
0x0008 LITE_MODE RO

このレジスターを読んで、Lite modeがオンかオフかを判断します。

このレジスターは、Lite modeがオフの場合は0を返し、オンの場合は1を返します。

0x000C DEBUG_ENABLED RO このレジスターを読み出して、Debug featuresがオンになっているかどうかを判断します。
0x0010 MAX_HEIGHT RO このレジスターを読み出して、サポートされている最大フレームの高さを決定します。
0x0014 MAX_WIDTH RO このレジスターを読み出して、サポートされている最大フレーム幅を決定します。
0x0018 BITS_PER_SYMBOL RO このレジスターを読み出して、コンフィグレーションされているシンボルあたりのビット数を確認します。
0x001C NUMBER_OF_COLOR_PLANES RO このレジスターを読み出して、カラープレーンの数を確認します。
0x0020 PIXELS_IN_PARALLEL RO このレジスターを読み出して、並行ピクセル数を確認します。
0x0024 PACKING RO ピクセル・パッキング・スキームについては、このレジスターを読み出します。
0x0028から 0x00FF RESERVED
Interruptレジスター
0x0100 IRQ_CONTROL RW IRQ制御。このレジスターを設定して割り込みをコンフィグレーションします。
0x0104 IRQ_STATUS RW

このステータスレジスターを読み出して、割り込みが発生したかどうかを確認します。
0x0108から

0x011F

RESERVED

Control and Debugレジスター

0x0120 IMG_INFO_WIDTH RW / RO 画像情報の幅
0x0124 IMG_INFO_HEIGHT RW / RO 画像情報の高さ
0x0128 IMG_INFO_INTERLACE RO

画像情報のインターレース
0x012C RESERVED RW / RO 予約済み
0x0130 IMG_INFO_COLORSPACE RW / RO 画像情報のカラースペース
0x0134 IMG_INFO_SUBSAMPLING RW / RO 画像情報のサブサンプリング
0x0138 IMG_INFO_COSITING RW / RO 画像情報のコサイティング
0x013C IMG_INFO_FIELD_COUNT RW / RO フィールドカウントの画像情報
0x0140 STATUS RO ステータスレジスター
0x0144 BUFFER_AVAILABLE RO バッファーが使用可能
0x0148 BUFFER_WRITE_COUNT RO バッファー書き込みカウント

このレジスターは、COMMITレジスターへの書き込み後にリセットされます。
0x014C BUFFER_START_ADDRESS RO

IPが最後に書き込んだバッファーの開始アドレス
0x0150 BUFFER_F1_FLAG RO

バッファーF1フラグ
0x0154 BUFFER_FIELD_WIDTH RO バッファーフィールド幅
0x0158 BUFFER_FIELD_HEIGHT RO バッファーフィールドの高さ
0x015C RESERVED
0x0160 FIELD_COUNT RO 最後に書き込まれたバッファーのフィールド終了パケットの値
0x0164 COMMIT RW

COMMIT レジスターに任意の値を書き込み、新しいRWレジスター値をコミットし、新しい設定への更新を要求します。

0x0168 BUFFER_ACKNOWLEDGE RW

BUFFER_ACKNOWLEDGE レジスターに書き込み、BUFFER_AVAILABLE レジスターをリセットします。

BUFFER_ACKNOWLEDGE は、RWレジスターの更新後に COMMIT に書き込む必要がある唯一の例外です。

0x016C RUN RW

必要な動作モードを設定します。

0 - フレームライターが実行されていない (停止状態)

1 - フレームライターがフリーランニング

2 - フレームライターが実行されていない (停止状態)

3 - フレームライターがシングルショット・モード

このレジスターへの変更は必ずCOMMITレジスターへの書き込みに続いて行われ、次のフィールドの開始時に有効になります。
0x0170 NUM_BUFFERS RW

バッファーの数。

このレジスターへの変更は、その後COMMITレジスターへの書き込みを行う必要があり、フィールドの次の開始時に有効になります。
0x0174 BUFFER_BASE RW

バッファーのベースアドレス。

このレジスターへの変更は、その後COMMITレジスターへの書き込みを行う必要があり、フィールドの次の開始時に有効になります。
0x0178 INTER_BUFFER_OFFSET RW

バッファー間アドレスのインクリメント。

このレジスターへの変更は、その後COMMITレジスターへの書き込みを行う必要があり、フィールドの次の開始時に有効になります。
0x017C INTER_LINE_OFFSET RW

行間アドレスのインクリメント。

このレジスターへの変更は、その後COMMITレジスターへの書き込みを行う必要があり、フィールドの次の開始時に有効になります。
0x0180～0x0193 RESERVED
0x0194

IRQ_LINE_THRESHOLD

RW

IRQラインしきい値
0x0198 OVERWRITE_BROKEN RW 壊れたフィールドを上書きするように設定します。

レジスタービットの説明

表 724.  VID_PID
名前 ビット 説明
Frame writer version ID and product ID 31:0

このレジスターは、常に 0x6AF7_0249 を返します。

  • 15:0は製品IDであり、常に0x0249を返します。
  • 31:16はベンダーIDであり、常に0x6AF7を返します。
表 725.  VERSION
名前 ビット 説明
Register map version 7:0 レジスターマップ・バージョン。0x01を返します。
QPDS patch revision 15:8 0x00を返します。
QPDS update revision 23:16 リリースごとに更新されます。23.2の場合、0x02を返します。
QPDS major revision 31:24 リリースごとに更新されます。23.2の場合、0x17を返します。
表 726.  LITE_MODE
名前 ビット 説明
Lite mode parameterization bit 0 lite modeをオンにすると、1を返します。
Unused 31:1 未使用
表 727.  DEBUG_ENABLED
名前 ビット 説明
Debug features parameterization bit 0 Debug featuresをオンにすると、1を返します。
Unused 31:1 未使用
表 728.  MAX_HEIGHT
名前 ビット 説明
Max height 31:0 サポートされている最大のフレームの高さを返します。
表 729.  MAX_WIDTH
名前 ビット 説明
Max width 31:0 サポートされている最大のフレームの幅を返します。
表 730.  BITS_PER_SYMBOL
名前 ビット 説明
Bits per symbol 31:0 インテル・ストリーミング・ビデオ出力がコンフィグレーションされているシンボルあたりのビット数を返します。
表 731.  NUMBER_OF_COLOR_PLANES
名前 ビット 説明
Number of color planes 31:0 インテル・ストリーミング・ビデオ出力がコンフィグレーションされているカラープレーンの数を返します。
表 732.  PIXELS_IN_PARALLEL
名前 ビット 説明
Number of pixels in parallel 31:0 このレジスターは、インテル・ストリーミング・ビデオ出力がコンフィグレーションされている並列ピクセル数を返します。
表 733.  PACKING
名前 ビット 説明
Packing 31:0

このレジスターは、IPが使用するパッキングスキームを返します。

0 = 完全なパッキング

1 = カラーパッキング

2 = ピクセルのパッキング
表 734.  IRQ_CONTROL
名前 ビット 説明
Field_write_irq 0

IRQ_CONTROL レジスターの field_write_irq ビットを設定して、フィールド書き込み完了時の割り込みをイネーブルします。クリアすると、フィールド書き込み完了時の割り込みがディスエーブルになります。

Line_write_irq 1

IRQ_CONTROL レジスターの line_write_irq ビットを設定して、ライン書き込み完了時の割り込みをイネーブルします。line_write_irq ビットをクリアして、ライン書き込み完了時の割り込みをディスエーブルします。

IRQ_LINE_THRESHOLD に必要な行番号をプログラムすることで、どの行が割り込みを生成するかを選択します。行番号は0から始まります。

表 735.  IRQ_STATUS
名前 ビット 説明
Field_write_irq 0

割り込みが発生すると、IPは IRQ_STATUS レジスターの field_write_irq ビットを設定します。

IRQ_STATUS レジスターの field_write_irq ビットに書き込み、割り込みをクリアします。

line_write_irq 1 割り込みが発生すると、IPは IRQ_STATUS レジスターの line_write_irq ビットを設定します。IRQ_STATUS レジスターの line_write_irq ビットに書き込み、割り込みをクリアします。
表 736.  IMG_INFO_WIDTH
名前 ビット 説明
width 16:0

ライターIPがメモリーに書き込むときに使用するフィールド幅。

Lite modeがオンの場合、このレジスターはRWになります。受信フィールドの予想される幅をピクセル単位で書き込みます。

Lite modeモードがオフでデバッグ機能がオンの場合、このレジスターはROであり、画像情報パケットを介して受信したフィールド幅が含まれます。

IPは、IMG_INFO_WIDTH より広い受信フィールドから余分なピクセルを削除します。IPは、バッファー内の以前のフィールドのピクセルを変更しないまま、より狭いフィールドを書き込みます。

このレジスターに変更を加えた後は、COMMITレジスターに書き込みます。これは次のフィールドの開始時に有効になります。
表 737.  IMG_INFO_HEIGHT
名前 ビット 説明
height 16:0

ライターがメモリーに書き込むときに使用するフィールドの高さ。

Lite modeがオンの場合、このレジスターはRWになります。受信フィールドの行に予想される高さを書き込みます。

Lite modeがオフでデバッグ機能がオンの場合、このレジスターはROであり、画像情報パケットを介して受信したフィールドの高さが含まれます。

IPは、受信したフィールドから IMG_INFO_HEIGHT を超える余分な行を削除します。

フィールドが短い場合は、バッファー内の以前のフィールドのピクセルが変更されないままになります。

このレジスターに変更を加えた後は、COMMITレジスターに書き込みます。これは次のフィールドの開始時に有効になります。
表 738.  IMG_INFO_INTERLACE
名前 ビット 説明
interlace 3:0

Lite modeがオンの場合、IPはフレームライターによるプログレッシブ・フレームと同じ方法でインターレース・フィールドを格納するため、このニブルを設定する必要はありません。

Lite modeがオフでデバッグ機能がオンの場合、このレジスターはROであり、画像情報パケットを介して受信したインターレース・ニブルが含まれます。

表 739.  IMG_INFO_COLORSPACE
名前 ビット 説明
colspace 6:0

Lite modeがオンの場合は未使用。

Lite modeがオフでデバッグ機能がオンの場合、このレジスターはROであり、画像情報パケットを介して受信したカラースペースが含まれます。

表 740.  IMG_INFO_SUBSAMPLING
名前 ビット 説明
subsampling 1:0

Lite modeがオンの場合は未使用。

Lite modeがオフでデバッグ機能がオンの場合、このレジスターはROであり、画像情報パケットを介して受信したサブサンプリングが含まれます。

表 741.  IMG_INFO_COSITING
名前 ビット 説明
co-siting 1:0

Lite modeがオンの場合は未使用。

Lite modeがオフでデバッグ機能がオンの場合、このレジスターはROであり、画像情報パケットを介して受信したコサイティングが含まれます。

表 742.  IMG_INFO_FIELD_COUNT
名前 ビット 説明
field_count 5:0

Lite modeがオンの場合は未使用。

Lite modeがオフでデバッグ機能がオンの場合、このレジスターはROであり、画像情報パケットを介して受信した field_count が含まれます。

表 743.  STATUS
名前 ビット 説明
Status 0 このレジスターを読み出して、フレームライターのステータスを確認します。書き込みが現在フレームを書き込んでいる場合、IPはステータス ビットを設定し、フレーム間で0に戻ります。
Pending run-time control 1 このレジスターを読み出して、IPにコミットすべきペンディング中のレジスター書き込みがあるかどうかを判断します。このビットは、コントロール・レジスターの1つに書き込みが行われるとHighになり、COMMIT レジスターへの書き込み後の現在のフレームの終わりにLowに戻ります。フレームライターがアイドル状態の場合、このビットは COMMIT レジスターへの書き込み直後にLowになります。
表 744.  BUFFER_AVAILABLE
名前 ビット 説明
Buffer available 0

フィールドを書き込んだ後、IPはこのビットを設定し、BUFFER_START_ADDRESS、BUFFER_FIELD_WIDTH、BUFFER_FIELD_HEIGHT、およびBUFFER_F1_FLAG レジスターを設定します。

BUFFER_ACKNOWLEDGE レジスターに書き込むことによって、BUFFER_AVAILABLE ビットをクリアします。BUFFER_AVAILABLE がクリアされるまで、IPは BUFFER_START_ADDRESS、BUFFER_FIELD_WIDTH、BUFFER_FIELD_HEIGHT、およびBUFFER_F1_FLAG レジスターを更新しません。

安定したビデオ入力の場合、ソフトウェアは1フィールドの期間 (通常は約5から20ミリ秒) でバッファーを読み出し、バッファー情報が失われる前に BUFFER_AVAILABLE をクリアします。

表 745.  BUFFER_WRITE_COUNT
名前 ビット 説明
Write count 31:0

IPが書き込むバッファーごとにインクリメントし、COMMIT レジスターへの書き込みでリセットします。

OVERWRITE_BROKEN レジスターを設定すると、IPが書き込むフィールドに対してこのカウンターは増加せず、その後上書きされます。

表 746.  BUFFER_START_ADDRESS
名前 ビット 説明
Start address 31:0

最後に書き込まれたバッファーの開始アドレスを提供します。

IPは、BUFFER_BASE で指定したアドレスに最初のバッファーを書き込みます。

表 747.  BUFFER_F1_FLAG
名前 ビット 説明
F1 flag 0

Lite modeがオンの場合、このビットは最後に書き込まれたバッファーの TUSER[1] の状態を提供します。IPは、インターレースF1フィールドに書き込むときにこのビットを設定します。

Lite modeがオフの場合、IPはこれを画像情報パケットの IntlaceNibble ビット3と2のバイナリーANDに設定します。

表 748.  BUFFER_FIELD_WIDTH
名前 ビット 説明
Field width 31:0

Lite modeがオンの場合、IPは IMG_INFO_WIDTH の現在の値を返します。

Lite modeがオフの場合、IPはこれらのビットを画像情報パケットの幅に設定します。

表 749.  BUFFER_FIELD_HEIGHT
名前 ビット 説明
Field height 31:0

Lite modeがオンの場合、IPは IMG_INFO_HEIGHT の現在の値を返します。

Lite modeがオフの場合、IPはこれらのビットを画像情報パケットの高さに設定します。

表 750.  FIELD_COUNT
名前 ビット 説明
Field count 15:0

Lite modeがオンの場合、0を返します。

Lite modeがオフの場合、IPは最後に書き込まれたバッファーのフィールドパケットの終わりから値を取得します。

表 751.  COMMIT
名前 ビット 説明
Commit 0

COMMIT レジスターに任意の値を書き込み、新しいRWレジスター値をコミットし、新しい設定への更新を要求します。

フレームバッファーは、次のフィールドの開始時に新しいRWレジスター設定に更新されます。

現在の設定を書き込むと、IPは新しい設定に従って動作を開始します。この時点で、IPはステータスレジスターのpending_rtcビットを下げます。

BUFFER_ACKNOWLEDGE レジスターは、その後に書き込みを行ってコミットする必要がない唯一のレジスターです。

表 752.  BUFFER_ACKNOWLEDGE
名前 ビット 説明
Acknowledge 0

Acknowledgeビットに書き込み、BUFFER_AVAILABLE レジスターをリセットします。

BUFFER_ACKNOWLEDGE レジスターへの書き込みをイネーブルするために、COMMIT レジスターへの書き込みを行う必要はありません。

表 753.  RUN
名前 ビット 説明
Run 0

実行ビットを設定して、IP書き込みフィールドを開始します。

現在のフィールドの終わりでIP書き込みを停止するには、実行ビットをクリアします。
Single shot 1

シングルショット・ビットを設定してシングルショット・モードを設定します。フレームライターは、NUM_BUFFERS バッファーに達するまでバッファーを書き込み、その後消費モードに切り替えます。最初のフィールドの書き込みが完了した後、IPは BUFFER_AVAILABLE レジスターを設定します。別のシングルショット書き込みを実行するには、BUFFER_ACKNOWLEDGE に書き込んで、BUFFER_AVAILABLE をクリアします。

このビットがクリアされている場合、IPは連続フリーランニング・モードで動作し、NUM_BUFFERS バッファーに達した後、再び BUFFER_BASE から開始して書き込みが続行されます。

このモードは、NUM_BUFFERS を1または小さい値に設定して使用します。

このレジスターに変更を加えた後、COMMITレジスターに書き込みます。これは次のフィールドの開始時に有効になります。
表 754.  NUM_BUFFERS
名前 ビット 説明
Num_buffers 23:0

バッファーの数。すべてのバッファーがいっぱいになると、フレームライターはラップアラウンドして書き込みを開始します。BUFFER_BASE シングルショット・ビットを設定しない限り、RUN レジスターが設定されています。

このレジスターに変更を加えた後、COMMITレジスターに書き込みます。これは次のフィールドの開始時に有効になります。
表 755.  BUFFER_BASE
名前 ビット 説明
Buffer_base 31:0 フレーム書き込みは、RUN レジスターへの書き込みをコミットするたびに、buffer_base アドレスにリセットされます。

このレジスターに変更を加えた後、COMMITレジスターに書き込みます。これは次のフィールドの開始時に有効になります。
表 756.  INTER_BUFFER_OFFSET
名前 ビット 説明
Inter-buffer offset 31:0

バッファー間アドレスのインクリメント。メモリー内でフィールドが互いに上書きされないようにするには、バッファー間の間隔がメモリー内の個々のフィールドのサイズよりも大きくなるように設定する必要があります。

バッファー間オフセットはワードでアライメントされている必要があります。

このレジスターに変更を加えた後は、COMMITレジスターに書き込みます。これは次のフィールドの開始時に有効になります。
表 757.  INTER_LINE_OFFSET
名前 ビット 説明
Inter-line offset 31:0

行間アドレスのインクリメント。

通常は、次のワードアドレスの下位バイトに設定され、

ピクセルあたりのバイト数 * IMAGE_WIDTHを上回ります。

メモリー内で行が互いに上書きされないようにするには、メモリー内の行の幅以上になるようにこのビットを設定する必要があります。

行間オフセットはワード位置にアライメントする必要があります。

このレジスターに変更を加えた後は、COMMITレジスターに書き込みます。これは次のフィールドの開始時に有効になります。
表 758.  IRQ_LINE_THRESHOLD
名前 ビット 説明
IRQ line threshold 31:0 IPがフィールドに行番号 IRQ_LINE_THRESHOLD を書き込むたびに割り込みを発生させるには、IPの IRQ_CONTROL のビット1の設定と組み合わせて、IRQラインしきい値を設定します。
表 759.  OVERWRITE_BROKEN
名前 ビット 説明
overwrite_broken 0 overwrite_brokenビットを設定すると、IPは、EOFで壊れたビットが設定されている位置、または高さが予想される高さと一致しない受信フィールドを上書きします。またIPは、そのフィールドの BUFFER_AVAILABLE ビットおよびその他のバッファー情報レジスターを設定しません。
レベル 2 の表題