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1. Video and Vision Processing Suiteについて
2. Video and Vision Processing IPのスタートガイド
3. Video and Vision Processing IPの機能の説明
4. Video and Vision Processing IPインターフェイス
5. Video and Vision Processing IPレジスター
6. Video and Vision Processing IPのソフトウェア・プログラミング・モデル
7. Protocol Converter Intel® FPGA IP
8. 3D LUT Intel® FPGA IP
9. AXI-Stream Broadcaster Intel® FPGA IP
10. Bits per Color Sample Adapter Intel FPGA IP
11. Chroma Key Intel® FPGA IP
12. Chroma Resampler Intel® FPGA IP
13. Clipper Intel® FPGA IP
14. Clocked Video Input Intel® FPGA IP
15. Clocked Video to Full-Raster Converter Intel® FPGA IP
16. Clocked Video Output Intel® FPGA IP
17. Color Space Converter Intel® FPGA IP
18. Deinterlacer Intel® FPGA IP
19. FIR Filter Intel® FPGA IP
20. Frame Cleaner Intel® FPGA IP
21. Full-Raster to Clocked Video Converter Intel® FPGA IP
22. Full-Raster to Streaming Converter Intel® FPGA IP
23. Genlock Controller Intel® FPGA IP
24. Generic Crosspoint Intel® FPGA IP
25. Genlock Signal Router Intel® FPGA IP
26. Guard Bands Intel® FPGA IP
27. Interlacer Intel® FPGA IP
28. Mixer Intel® FPGA IP
29. Parallel Converter Intel® FPGA IPのピクセル
30. Scaler Intel® FPGA IP
31. Stream Cleaner Intel® FPGA IP
32. Switch Intel® FPGA IP
33. Tone Mapping Operator Intel® FPGA IP
34. Test Pattern Generator Intel® FPGA IP
35. Video and Vision Monitor Intel FPGA IP
36. Video Frame Buffer Intel® FPGA IP
37. Video Frame Reader Intel FPGA IP
38. Video Frame Writer Intel FPGA IP
39. Video Streaming FIFO Intel® FPGA IP
40. Video Timing Generator Intel® FPGA IP
41. Warp Intel® FPGA IP
42. デザイン・セキュリティー
43. Video and Vision Processing Suiteユーザーガイドの文書改訂履歴
23.4.1. Genlockコントローラーのフリーランニングの実現 (初期化またはロックからリファレンス・クロックNまで)
23.4.2. リファレンス・クロックNへのロック (Genlock Controller IPフリーランニングから)
23.4.3. VCXOホールドオーバーの設定
23.4.4. Genlock Controller IPの再起動
23.4.5. リファレンス・クロックN Newへのロック (リファレンス・クロックN Oldへのロックから)
23.4.6. リファレンス・クロックまたはVCXOベース周波数への変更 (p50およびp59.94ビデオ・フォーマット間の切り替え、またはその逆)
23.4.7. リファレンス・クロックの妨害 (ケーブルの引っ張り)
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40.4. Video Timing Generator IPのインターフェイス
IPには1つのビデオ出力インターフェイスがあります。ビルド時にビデオ出力インターフェイスをフルラスターまたはインテル・レガシー・クロックビデオ・インターフェイスのいずれかに設定できます。IPには、オプションのプロセッサー・インターフェイスが1つあります。
プロセッサー・インターフェイスはビデオ出力インターフェイスとは非同期です。新しい規格を選択するとビデオクロックが不安定になる可能性があり、それをプロセッサー・インターフェイスに使用すると信頼性の低い動作が発生する可能性があります。
インテルFPGAストリーミング・ビデオ・フルラスター・プロトコルは、ビデオデータを交換するコンポーネントを接続するAMBA AXI4-Streamインターフェイスと互換性があります。このプロトコルにより、インテルFPGAビデオIPまたはその他のAXI4-Stream準拠のサードパーティー製ビデオIPへのインターフェイスが可能になります。
ビデオクロックとプロセッサー・クロックは互いに非同期です。Video Timing Generator IPには内部的に、シングルビット信号とデータバス信号の両方のケースに対応するクロック・ドメイン・クロッシング (CDC) 回路が含まれており、これにより2つの非同期クロックドメイン間で安全なデータ交換が可能になります。Video Timing Generator IPには、エンティティー .sdc ファイルも組み込まれており、必要なすべての情報がインテルQuartusタイミング・アナライザーに提供されます。システム統合の場合、デザインでVideo Timing Generator IPをインスタンス化するときに必要な制約は次のとおりです。
- ビデオクロックのクロック周波数制約 (vid_clock_clk)
- プロセッサー・クロックのクロック周波数制約 (cpu_clock_clk)
| 信号名 | 方向 | 幅 | 説明 |
|---|---|---|---|
| Clocks and resets | |||
| vid_clock_clk | 入力 | 1 | 出力AXI4-Sフルラスター処理クロック |
| vid_reset_reset | 入力 | 1 | 出力AXI4-Sフルラスター処理リセット |
| cpu_clock_clk | 入力 | 1 | プロセッサー・インターフェイスの処理クロック |
| cpu_reset_reset | 入力 | 1 | プロセッサー・インターフェイスの処理リセット |
| Control Interface このインターフェイスは、Memory-Mapped Control Interfaceをオンにした場合にのみ使用できます。 |
|||
| av_mm_cpu_agent_address | 入力 | 7 | 制御エージェント・ポートのAvalonメモリーマップド・アドレス・バス。スレーブアドレス空間へのワードオフセットを指定します。 |
| av_mm_cpu_agent_read | 入力 | 1 | 制御エージェント・ポートのAvalonメモリーマップド読み出し信号。この信号をアサートすると、制御ポートは新しいデータを読み出し、データバスに送ります。 |
| av_mm_cpu_agent_read_data_valid | 出力 | 1 | 制御エージェント・ポートのAvalonメモリーマップド読み出しデータ有効信号。IPは、読み出したデータが有効な場合、同じクロックサイクルでこの信号をアサートします。 |
| av_mm_cpu_agent_readdata | 出力 | 32 | 制御エージェント・ポートのAvalonメモリーマップド読み出しデータバス。これらの出力ラインは読み出し転送に使用されます。 |
| av_mm_cpu_agent_waitrequest | 出力 | 1 | 制御エージェント・ポートのAvalonメモリーマップド待機要求バス。この信号は、エージェントがマスター・トランザクションを停止していることを示します。 |
| av_mm_cpu_agent_write | 入力 | 1 | 制御エージェント・ポートのAvalonメモリーマップド書き込み信号。この信号をアサートすると、制御ポートは書き込みデータバスから新しいデータを受け取ります。 |
| av_mm_cpu_agent_writedata | 入力 | 32 | 制御エージェント・ポートのAvalonメモリーマップド書き込みデータバス。これらの入力ラインは書き込み転送に使用されます。 |
| av_mm_cpu_agent_byteenable | 入力 | 4 | 制御エージェント・ポートのAvalonメモリーマップド・バイトイネーブル・バス。これらのラインは、書き込みおよび読み出しトランザクション用にどのバイトが選択されるかを示します。 |
| Intel FPGA streaming videoインターフェイス |
|||
| axi4s_fr_vid_out_tdata | 出力 | 113 114 | AXI4-Sデータ出力 |
| axi4s_fr_vid_out_tvalid | 出力 | 1 | AXI4-Sデータが有効 |
| axi4s_fr_vid_out_tuser[0] | 出力 | 1 | AXI4-Sビデオフレームの開始 |
| axi4s_fr_vid_out_tlast | 出力 | 1 | AXI4-Sパケットの終了 |
| axi4s_fr_vid_out_tready | 入力 | 1 | AXI4-Sデータが準備完了 |
| Intel FPGA CV-Lite Streaming Videoインターフェイス このインターフェイスは、Build ParametersタブでOutput TypeをCVに設定した場合にのみ使用できます。 PIP = 並列ピクセルです。 |
|||
| ポート名 | 方向 | 幅 | 説明 |
| cv_vid_out_h | 出力 | PIP | 1の場合、ビデオは水平ブランキング状態になります。 |
| cv_vid_out_v | 出力 | PIP | 1の場合、ビデオは垂直ブランキング状態になります。 |
| cv_vid_out_h_sync | 出力 | PIP | 1の場合、ビデオは水平同期の期間中です。 |
| cv_vid_out_v_sync | 出力 | PIP | 1の場合、ビデオは垂直同期の期間中です。 |
| cv_vid_out_f | 出力 | PIP | 1の場合、ビデオはインターレースでフィールド1にあります。0の場合、ビデオはプログレッシブまたはインターレースでフィールド0にあります。 |
| cv_vid_out_active | 出力 | PIP | アサートされると、ビデオはアクティブピクチャー期間になります (水平または垂直ブランキングではありません)。IPが正しく動作するには、この信号を駆動する必要があります。 |
| cv_vid_out_data | 出力 | 115 | ピクセルデータ |
113
この式により、すべてのフルラスターtdata幅が求められます。
max (floor((( カラーサンプルあたりのビット x (カラープレーンの数 + 1) x 並列ピクセル) + 7) / 8) x 8, 16)
114
この式により、すべてのtdataビデオのアクティブのみのサイズが求められます。
max (floor((( カラーサンプルあたりのビット x カラープレーンの数 x 並列ピクセル) + 7) / 8) x 8, 16)
N = ceil (tdata幅 / 8)