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1. Video and Vision Processing Suiteについて
2. Video and Vision Processing IPのスタートガイド
3. Video and Vision Processing IPの機能の説明
4. Video and Vision Processing IPインターフェイス
5. Video and Vision Processing IPレジスター
6. Video and Vision Processing IPのソフトウェア・プログラミング・モデル
7. Protocol Converter Intel® FPGA IP
8. 3D LUT Intel® FPGA IP
9. AXI-Stream Broadcaster Intel® FPGA IP
10. Bits per Color Sample Adapter Intel FPGA IP
11. Chroma Key Intel® FPGA IP
12. Chroma Resampler Intel® FPGA IP
13. Clipper Intel® FPGA IP
14. Clocked Video Input Intel® FPGA IP
15. Clocked Video to Full-Raster Converter Intel® FPGA IP
16. Clocked Video Output Intel® FPGA IP
17. Color Space Converter Intel® FPGA IP
18. Deinterlacer Intel® FPGA IP
19. FIR Filter Intel® FPGA IP
20. Frame Cleaner Intel® FPGA IP
21. Full-Raster to Clocked Video Converter Intel® FPGA IP
22. Full-Raster to Streaming Converter Intel® FPGA IP
23. Genlock Controller Intel® FPGA IP
24. Generic Crosspoint Intel® FPGA IP
25. Genlock Signal Router Intel® FPGA IP
26. Guard Bands Intel® FPGA IP
27. Interlacer Intel® FPGA IP
28. Mixer Intel® FPGA IP
29. Parallel Converter Intel® FPGA IPのピクセル
30. Scaler Intel® FPGA IP
31. Stream Cleaner Intel® FPGA IP
32. Switch Intel® FPGA IP
33. Tone Mapping Operator Intel® FPGA IP
34. Test Pattern Generator Intel® FPGA IP
35. Video and Vision Monitor Intel FPGA IP
36. Video Frame Buffer Intel® FPGA IP
37. Video Frame Reader Intel FPGA IP
38. Video Frame Writer Intel FPGA IP
39. Video Streaming FIFO Intel® FPGA IP
40. Video Timing Generator Intel® FPGA IP
41. Warp Intel® FPGA IP
42. デザイン・セキュリティー
43. Video and Vision Processing Suiteユーザーガイドの文書改訂履歴
23.4.1. Genlockコントローラーのフリーランニングの実現 (初期化またはロックからリファレンス・クロックNまで)
23.4.2. リファレンス・クロックNへのロック (Genlock Controller IPフリーランニングから)
23.4.3. VCXOホールドオーバーの設定
23.4.4. Genlock Controller IPの再起動
23.4.5. リファレンス・クロックN Newへのロック (リファレンス・クロックN Oldへのロックから)
23.4.6. リファレンス・クロックまたはVCXOベース周波数への変更 (p50およびp59.94ビデオ・フォーマット間の切り替え、またはその逆)
23.4.7. リファレンス・クロックの妨害 (ケーブルの引っ張り)
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27.2. Interlacer IPのパラメーター
IPは、コンパイル時パラメーターを提供します。
| パラメーター | 値 | 説明 |
|---|---|---|
| Video data format | ||
| Lite mode | オンまたはオフ | オンにすると、Intel FPGA Streaming Videoプロトコルのライトバリアントを使用できます。 |
| Bits per color sample | 8～16 | カラーサンプルごとのビット数を選択します。 |
| Number of color planes | 1～4 | ピクセルあたりのカラープレーンの数を選択します。 |
| Number of pixels in parallel | 1～8 | 入力インターフェイスと出力インターフェイスでの並列ピクセル数を選択します。 |
| Interlace settings | ||
| Send F1 first | オンまたはオフ | オンにすると、インターレース・シーケンスのリセット後にF1フィールドで出力が開始されます。Memory mapped control interfaceをオンにした場合、この動作はレジスターマップを介して設定され、パラメーターは使用されません。 |
| 画像情報パケットからのインターレース・シーケンスのオーバーライド | オンまたはオフ | オンにすると、画像情報パケット内のインターレース・ニブルが、受信フレームが元のインターレース・コンテンツをインターレース解除することによって作成されたことを示している場合、デフォルトのインターレース・シーケンスのオーバーライドを許可します (フル・プロトコル・バリアントのみ)。Memory mapped control interfaceを選択した場合、レジスターマップを介してこの動作を設定し、IPはこのパラメーターを使用しません。 |
| Control settings | ||
| Memory mapped control interface | オンまたはオフ | Avalonメモリーマップド制御エージェント・インターフェイスに対してオンにし、レジスターマップを介したランタイム・コンフィグレーションを許可します。ライト・モードでは、Avalonメモリーマップド制御エージェント・インターフェイスは必須です。 |
| General | ||
| Pipeline ready signals | オンまたはオフ | オンにすると、追加のパイプライン・レジスターがAXI4-S Tready 信号に追加されます。 |
| Debug features | オンまたはオフ | 制御エージェント・インターフェイスを介したフレーム情報レジスター (フルバリアントのみ) および書き込み可能レジスターのリードバックをオンにします。 |
| Separate clock for control interface | オンまたはオフ | オンにすると、制御エージェント・インターフェイスに別のクロックが追加されます。 |